JPH0523500B2 - - Google Patents
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- JPH0523500B2 JPH0523500B2 JP62076602A JP7660287A JPH0523500B2 JP H0523500 B2 JPH0523500 B2 JP H0523500B2 JP 62076602 A JP62076602 A JP 62076602A JP 7660287 A JP7660287 A JP 7660287A JP H0523500 B2 JPH0523500 B2 JP H0523500B2
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置およびその製造方法に関
し、特に電極パツドに突起電極付きのリードを接
続した半導体装置と、その製造方法に関する。
し、特に電極パツドに突起電極付きのリードを接
続した半導体装置と、その製造方法に関する。
（従来の技術）
従来の半導体装置のAu突起電極（バンプ）付
リードの接合工程は第２図ａ〜ｃに示すような工
程により行われている。すなわち、まず同図ａに
示すように回路素子が形成されたシリコン基板２
１上に素子分離用の酸化シリコン膜２２を形成し
た後、このシリコン基板２１上にAl電極パツド
２４を設け、このAl電極パツド２４の周辺部に
保護膜２３を形成する。次に、同図ｂに示すよう
に200℃で熱せられたシリコン基板２１上のAl電
極パツド２４にツール（荷重100ｇ／リード、480
℃）２６を用いてAu突起電極付リード２５を熱
圧着し、同図ｃに示すようにAl電極パツド２４
とAu突起電極付リード２５を接合させる。
リードの接合工程は第２図ａ〜ｃに示すような工
程により行われている。すなわち、まず同図ａに
示すように回路素子が形成されたシリコン基板２
１上に素子分離用の酸化シリコン膜２２を形成し
た後、このシリコン基板２１上にAl電極パツド
２４を設け、このAl電極パツド２４の周辺部に
保護膜２３を形成する。次に、同図ｂに示すよう
に200℃で熱せられたシリコン基板２１上のAl電
極パツド２４にツール（荷重100ｇ／リード、480
℃）２６を用いてAu突起電極付リード２５を熱
圧着し、同図ｃに示すようにAl電極パツド２４
とAu突起電極付リード２５を接合させる。
このように従来工程では、ツール２６によつて
Alの電極パツド２４に直接Au突起電極付リード
２５を加圧、加熱させるために酸化シリコン膜２
２にクラツクが発生し、回路素子の特性を損い、
そのため歩留りが著しく低下していた。また、同
図ｃに示したように、従来の構造ではAl電極パ
ツド２４が露出した状態になつているために、耐
食性が低く、大幅な信頼性の低下を招いていた。
Alの電極パツド２４に直接Au突起電極付リード
２５を加圧、加熱させるために酸化シリコン膜２
２にクラツクが発生し、回路素子の特性を損い、
そのため歩留りが著しく低下していた。また、同
図ｃに示したように、従来の構造ではAl電極パ
ツド２４が露出した状態になつているために、耐
食性が低く、大幅な信頼性の低下を招いていた。
さらに、接合部がAu−Alの化合物や金属間化
合物層の形成などにより接合強度の低下を招いて
いた。
合物層の形成などにより接合強度の低下を招いて
いた。
（発明が解決しようとする課題）
本発明は、上記実情に鑑みてなされたもので、
電極パツド下のクラツクの発生を抑制、電極パツ
ドとリードとの接合強度の向上、並びに電極パツ
ドの耐食性を向上を達成できる半導体装置および
その製造方法を提供することを目的とする。
電極パツド下のクラツクの発生を抑制、電極パツ
ドとリードとの接合強度の向上、並びに電極パツ
ドの耐食性を向上を達成できる半導体装置および
その製造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係わる半導体装置は、半導体基板と、
基板上に形成された絶縁膜と、この絶縁膜上に形
成された電極パツドと、前記絶縁膜上に、電極パ
ツドより離隔して形成された保護膜と、電極パツ
ド上、電極パツドと保護膜との離隔部分上、およ
び電極パツド周辺の保護膜上を覆うように形成さ
れた、少なくとも第１の金属と第２の金属との積
層部を含む金属多層膜と、前記第１の金属と前記
第２の金属との接合部に形成された第１の金属と
第２の金属との合金でなる合金層と、金属多層膜
の表面に接続された突起電極付きのリードとを具
備することを特徴としている。
基板上に形成された絶縁膜と、この絶縁膜上に形
成された電極パツドと、前記絶縁膜上に、電極パ
ツドより離隔して形成された保護膜と、電極パツ
ド上、電極パツドと保護膜との離隔部分上、およ
び電極パツド周辺の保護膜上を覆うように形成さ
れた、少なくとも第１の金属と第２の金属との積
層部を含む金属多層膜と、前記第１の金属と前記
第２の金属との接合部に形成された第１の金属と
第２の金属との合金でなる合金層と、金属多層膜
の表面に接続された突起電極付きのリードとを具
備することを特徴としている。
また、その製造方法は、半導体基板上に絶縁膜
を形成し、この絶縁膜上に電極パツドを形成し、
前記絶縁膜上に電極パツドより離隔して保護膜を
形成し、電極パツド上、電極パツドと保護膜との
離隔部分上および電極パツド周辺の保護膜上を覆
うように、少なくとも第１の金属と第２の金属と
の積層部を含む金属多層膜を形成し、金属多層膜
の表面に突起電極付きのリードを加圧および加熱
により接合させるとともに、第１の金属と第２の
金属との接合部に、第１の金属と第２の金属との
合金で成る合金層を形成することを特徴としてい
る。
を形成し、この絶縁膜上に電極パツドを形成し、
前記絶縁膜上に電極パツドより離隔して保護膜を
形成し、電極パツド上、電極パツドと保護膜との
離隔部分上および電極パツド周辺の保護膜上を覆
うように、少なくとも第１の金属と第２の金属と
の積層部を含む金属多層膜を形成し、金属多層膜
の表面に突起電極付きのリードを加圧および加熱
により接合させるとともに、第１の金属と第２の
金属との接合部に、第１の金属と第２の金属との
合金で成る合金層を形成することを特徴としてい
る。
（作用）
上記構成の半導体装置によれば、電極パツド上
に金属多層膜が覆うように形成されているため
に、突起電極付きのリードを接続する際に、この
金属層膜がクツシヨンの役割を果たし、電極パツ
ド下の絶縁膜にクラツクが発生することを抑制で
きる。
に金属多層膜が覆うように形成されているため
に、突起電極付きのリードを接続する際に、この
金属層膜がクツシヨンの役割を果たし、電極パツ
ド下の絶縁膜にクラツクが発生することを抑制で
きる。
また、金属多層膜は、電極パツド上だけでな
く、電極パツドと保護膜との離隔部分上、および
電極パツド周辺の保護膜上も覆うように形成され
ているために、例えば電極パツド周辺の保護膜に
ピンホールが形成されていたとしても、このピン
ホールは金属多層膜により覆われるようになる。
即ち、電極パツド上だけでなく、電極パツド周辺
部においても、電極パツドの腐食の原因となる水
分等の侵入経路がカツトされるようになり、電極
パツドの耐食性を向上できる。
く、電極パツドと保護膜との離隔部分上、および
電極パツド周辺の保護膜上も覆うように形成され
ているために、例えば電極パツド周辺の保護膜に
ピンホールが形成されていたとしても、このピン
ホールは金属多層膜により覆われるようになる。
即ち、電極パツド上だけでなく、電極パツド周辺
部においても、電極パツドの腐食の原因となる水
分等の侵入経路がカツトされるようになり、電極
パツドの耐食性を向上できる。
さらに、前記第１の金属と前記第２の金属との
接合部に、第１図の金属と第２の金属との合金で
成る合金膜を有しているために、金属層どうしの
接合強度が高まり、電極パツドとリードとの接合
強度を向上できる。
接合部に、第１図の金属と第２の金属との合金で
成る合金膜を有しているために、金属層どうしの
接合強度が高まり、電極パツドとリードとの接合
強度を向上できる。
また、その製造方法によれば、上記合金層の形
成を、金属多層膜の表面に突起電極付きのリード
を加圧および加熱により接合させる工程で同時に
行う。これにより、合金層を形成するために新た
な工程を付加する必要がない。
成を、金属多層膜の表面に突起電極付きのリード
を加圧および加熱により接合させる工程で同時に
行う。これにより、合金層を形成するために新た
な工程を付加する必要がない。
（実施例）
以下、本発明の一実施例を図面を参照して説明
する。まず、第１図ａに示すように、回路素子が
形成されたシリコン基板１１上に素子分離用の酸
化シリコン膜１２を形成し、このシリコン基板１
１上にAl電極パツド１４を設ける。続いて、こ
のAl電極パツド１４の周辺部に保護膜１３を形
成する。次に同図ｂに示すように、Al電極パツ
ド１４、保護膜１３を含むシリコン基板１１上の
全面に順次、Ti（チタン）、Ni（ニツケル）、Pd
（パラジウム）をスパツタリング法又は真空蒸着
法にて付着させ、2000ÅのTi層155000ÅのNi層
16500ÅのPd層１８を形成する。
する。まず、第１図ａに示すように、回路素子が
形成されたシリコン基板１１上に素子分離用の酸
化シリコン膜１２を形成し、このシリコン基板１
１上にAl電極パツド１４を設ける。続いて、こ
のAl電極パツド１４の周辺部に保護膜１３を形
成する。次に同図ｂに示すように、Al電極パツ
ド１４、保護膜１３を含むシリコン基板１１上の
全面に順次、Ti（チタン）、Ni（ニツケル）、Pd
（パラジウム）をスパツタリング法又は真空蒸着
法にて付着させ、2000ÅのTi層155000ÅのNi層
16500ÅのPd層１８を形成する。
続いて、レジスト膜１９を全面に被覆させ、
Al電極パツド１４及びその周辺部を残して他の
領域のレジスト膜１９を除去する。次に、同図ｄ
に示すように、レジスト膜１９をマスクとして硝
酸・塩酸・酢酸の混液でPd層１８、Ni層１６を
エツチング除去し、さらに純水・過酸化水素の混
液でTi層１５をエツチング除去する。続いて、
同図ｅに示すように、金属多層膜が形成された
Al電極パツド１４上にAu突起電極付リード２０
を位置合わせし、ツール３０（荷重60／リード、
温度450℃）を用いて金属多層膜形成済のAl電極
パツド１４とAu突起電極付リード２０とを接合
させる。このときに、Ni層１６とTi層１５との
界面で低温固相反応が起り、同図ｆに示すように
非晶質相あるいは微細組織を持つ合金膜１７が形
成される。
Al電極パツド１４及びその周辺部を残して他の
領域のレジスト膜１９を除去する。次に、同図ｄ
に示すように、レジスト膜１９をマスクとして硝
酸・塩酸・酢酸の混液でPd層１８、Ni層１６を
エツチング除去し、さらに純水・過酸化水素の混
液でTi層１５をエツチング除去する。続いて、
同図ｅに示すように、金属多層膜が形成された
Al電極パツド１４上にAu突起電極付リード２０
を位置合わせし、ツール３０（荷重60／リード、
温度450℃）を用いて金属多層膜形成済のAl電極
パツド１４とAu突起電極付リード２０とを接合
させる。このときに、Ni層１６とTi層１５との
界面で低温固相反応が起り、同図ｆに示すように
非晶質相あるいは微細組織を持つ合金膜１７が形
成される。
従来技術では、Al電極パツドに直接Au突起電
極付リードをツールで加圧、加熱させるために酸
化シリコン膜にクラツクが発生していた。これに
対して、本実施例においては、ツール３０による
Au突起電極付リード２０の加圧、加熱時に金属
多層膜がクツシヨンの役割を果たし、酸化シリコ
ン膜１２のクラツク発生を抑制する。このため、
内部素子との間の電流リークを押えることがで
き、回路素子の特性を損うことはない。
極付リードをツールで加圧、加熱させるために酸
化シリコン膜にクラツクが発生していた。これに
対して、本実施例においては、ツール３０による
Au突起電極付リード２０の加圧、加熱時に金属
多層膜がクツシヨンの役割を果たし、酸化シリコ
ン膜１２のクラツク発生を抑制する。このため、
内部素子との間の電流リークを押えることがで
き、回路素子の特性を損うことはない。
加圧、加熱時に形成される非晶質相または微細
組織を持つ合金層１７は、接合強度が強いために
従来技術の接合強度（20ｇ／パツド）より大幅の
接合強度の向上が見られる（〜50ｇ／パツド）。
組織を持つ合金層１７は、接合強度が強いために
従来技術の接合強度（20ｇ／パツド）より大幅の
接合強度の向上が見られる（〜50ｇ／パツド）。
また、従来の構造では、Al電極パツドが露出
した状態になつているため耐食性が著しく低下し
ていたが、本実施例では第１図ｄに示ししたよう
に金属多層膜がAl電極パツド１４を覆うように
保護膜１３の一部まで形成されているため、Al
電極パツド１４の腐蝕等などの防止の役目を果た
し、これにより回路素子の信頼性向上を図ること
ができる。第３図はこの状態を示すPCT
（Pressure Cracked Test）試験の実施結果であ
る。ここで、ａは従来例、ｂは本実施例の場合を
示す。
した状態になつているため耐食性が著しく低下し
ていたが、本実施例では第１図ｄに示ししたよう
に金属多層膜がAl電極パツド１４を覆うように
保護膜１３の一部まで形成されているため、Al
電極パツド１４の腐蝕等などの防止の役目を果た
し、これにより回路素子の信頼性向上を図ること
ができる。第３図はこの状態を示すPCT
（Pressure Cracked Test）試験の実施結果であ
る。ここで、ａは従来例、ｂは本実施例の場合を
示す。
また、リード接合において、リード加工精度に
よる位置合わせ精度が低い場合であつても、電気
的接触不良の発生、接合強度の低下もなく接合不
良率を低減できる。第４図はこの状態を示すもの
で、ａは従来例、ｂは本実施例の場合である。
よる位置合わせ精度が低い場合であつても、電気
的接触不良の発生、接合強度の低下もなく接合不
良率を低減できる。第４図はこの状態を示すもの
で、ａは従来例、ｂは本実施例の場合である。
なお、上記実施例においては、非晶質相を形成
する金属としてNiとTiとを用いたが、本発明は
これに限定するものではなく、他にNiとHf（ハフ
ニウム）、AuとLa（ランタン）、Ｙ（イツトリウ
ム）とAu、NiとZr（ジルコニウム）及びNiとNb
（ニオブ）などを用いることができる。
する金属としてNiとTiとを用いたが、本発明は
これに限定するものではなく、他にNiとHf（ハフ
ニウム）、AuとLa（ランタン）、Ｙ（イツトリウ
ム）とAu、NiとZr（ジルコニウム）及びNiとNb
（ニオブ）などを用いることができる。
［発明の効果］
以上のように本発明によれば、電極パツド下の
クラツクの発生を抑制、電極パツドとリードとの
接合強度の向上、並びに電極パツドの耐食性を向
上を達成できる半導体装置およびその製造方法を
提供できる。
クラツクの発生を抑制、電極パツドとリードとの
接合強度の向上、並びに電極パツドの耐食性を向
上を達成できる半導体装置およびその製造方法を
提供できる。
第１図は本発明の一実施例に係る半導体装置を
製造工程毎に示した断面図、第２図は従来の半導
体装置を製造工程毎に示した断面図断面図、第３
図はPCT試験の結果を本発明と従来例とを比較
して示す図、第４図はリード加工精度と接合不良
率の関係を本発明と従来例とを比較して示す図で
ある。 １１……シリコン基板、１２……酸化シリコン
膜、１３……保護膜、１４……Al電極パツド、
１５……Ti層、１６……Ni層、１７……合金層、
２０……Au突起電極付リード、３０……ツール。
製造工程毎に示した断面図、第２図は従来の半導
体装置を製造工程毎に示した断面図断面図、第３
図はPCT試験の結果を本発明と従来例とを比較
して示す図、第４図はリード加工精度と接合不良
率の関係を本発明と従来例とを比較して示す図で
ある。 １１……シリコン基板、１２……酸化シリコン
膜、１３……保護膜、１４……Al電極パツド、
１５……Ti層、１６……Ni層、１７……合金層、
２０……Au突起電極付リード、３０……ツール。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、 前記基板上に形成された絶縁膜と、 前記絶縁膜上に形成された電極パツドと、 前記絶縁膜上に、前記電極パツドより離隔して
形成された保護膜と、 前記電極パツド上、前記電極パツドと前記保護
膜との離隔部分上、および前記電極パツド周辺の
保護膜上を覆うように形成された、少なくとも第
１の金属と第２の金属との積層部を含む金属多層
膜と、 前記第１の金属と前記第２の金属との接合部に
形成された第１の金属と第２の金属との合金でな
る合金層と、 前記金属多層膜の表面に接続された突起電極付
きのリードと を具備することを特徴とする半導体装置。 ２ 前記第１の金属と第２の金属は、ニツケルと
チタン、ニツケルとハフニウム、金とランタン、
イツトリウムと金、ニツケルとジルコニウムおよ
びニツケルとニオブの組み合わせのいずれかから
選ばれることを特徴とする特許請求の範囲第１項
記載の半導体装置。 ３ 半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に電極パツドを形成する工程と、 前記絶縁膜上に前記電極パツドより離隔して保
護膜を形成する工程と、 前記電極パツド上、前記電極パツドと前記保護
膜との離隔部分上および前記電極パツド周辺の保
護膜上を覆うように、少なくとも第１の金属と第
２の金属との積層部を含む金属多層膜を形成する
工程と、 前記金属多層膜の表面に突起電極付きのリード
を加圧および加熱により接合させるとともに、前
記第１の金属と前記第２の金属との接合部に、第
１の金属と第２の金属との合金で成る合金層を形
成する工程と を具備することを特徴とする半導体装置の製造方
法。 ４ 前記第１の金属と第２の金属は、ニツケルと
チタン、ニツケルとハフニウム、金とランタン、
イツトリウムと金、ニツケルとジルコニウムおよ
びニツケルとニオブの組み合わせのいずれかから
選ばれることを特徴とする特許請求の範囲第３項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7660287A JPS63241940A (ja) | 1987-03-30 | 1987-03-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7660287A JPS63241940A (ja) | 1987-03-30 | 1987-03-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241940A JPS63241940A (ja) | 1988-10-07 |
| JPH0523500B2 true JPH0523500B2 (ja) | 1993-04-02 |
Family
ID=13609874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7660287A Granted JPS63241940A (ja) | 1987-03-30 | 1987-03-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63241940A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105554A (ja) * | 1981-12-18 | 1983-06-23 | Oki Electric Ind Co Ltd | Ｉ／ｃチツプ |
-
1987
- 1987-03-30 JP JP7660287A patent/JPS63241940A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105554A (ja) * | 1981-12-18 | 1983-06-23 | Oki Electric Ind Co Ltd | Ｉ／ｃチツプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63241940A (ja) | 1988-10-07 |
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