JPS58105554A - Ｉ／ｃチツプ - Google Patents
Ｉ／ｃチツプInfo
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- JPS58105554A JPS58105554A JP56203606A JP20360681A JPS58105554A JP S58105554 A JPS58105554 A JP S58105554A JP 56203606 A JP56203606 A JP 56203606A JP 20360681 A JP20360681 A JP 20360681A JP S58105554 A JPS58105554 A JP S58105554A
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- Japan
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- electrode
- layer
- bump
- metal
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/79—Apparatus for Tape Automated Bonding [TAB]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
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- H01—ELECTRIC ELEMENTS
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- H01L2924/01—Chemical elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、テープキャリア方式に用いられる一チップ
に関するものである。
に関するものである。
半導体チップ（ＩＣ，ＬＳＩ）はｌＯ〜ｉｏｏ個の外部
接続端子を持ってお）、その接続方法としては、μ、Ａ
ｕワイヤを用い九ワイヤボンディング法が長い実績があ
′る。その一方、７リツプチツプ方式、ビームリード方
式に代表されるワイヤレスボンディング法も積極的に用
いられるようになシ、最近は、テープキャリア方式が注
目を集めるようＫなった。
接続端子を持ってお）、その接続方法としては、μ、Ａ
ｕワイヤを用い九ワイヤボンディング法が長い実績があ
′る。その一方、７リツプチツプ方式、ビームリード方
式に代表されるワイヤレスボンディング法も積極的に用
いられるようになシ、最近は、テープキャリア方式が注
目を集めるようＫなった。
テープキャリア方式とは、長尺のポリイ之ドテープの縁
に、映画用フィルムと同じ規格のスプ四ケットホールを
あけ、これをチーブ送シと位置合わせに用いて一チップ
の自動組立を可能とするもので、チップの電極にはパン
ツ電極を形成しておき、これをテープ上のフィンガリー
ドにボンディングする。
に、映画用フィルムと同じ規格のスプ四ケットホールを
あけ、これをチーブ送シと位置合わせに用いて一チップ
の自動組立を可能とするもので、チップの電極にはパン
ツ電極を形成しておき、これをテープ上のフィンガリー
ドにボンディングする。
第１図は、テープキャリア用の一チップ１をフィンガリ
ード２に接続した断面図を示す。この図において、失チ
ップ１は次のように構成されている。すなわち、シリコ
ン基板３０表面に絶縁膜４を被着し、その上にμ電極５
を形成し、さらにＭ電極５の保護膜としてＣＶＤ法力ど
によ、ｔ）８１０゜膜６を成長させ、その８１偽膜６に
外部接続端子取出しのために穴あけをし、その穴あけし
た領域に、Ａｔ電極５との密着用金属層７と拡散バリヤ
用金属８、さらＫａバンプ金属９（パンツ電極）を形成
している。
ード２に接続した断面図を示す。この図において、失チ
ップ１は次のように構成されている。すなわち、シリコ
ン基板３０表面に絶縁膜４を被着し、その上にμ電極５
を形成し、さらにＭ電極５の保護膜としてＣＶＤ法力ど
によ、ｔ）８１０゜膜６を成長させ、その８１偽膜６に
外部接続端子取出しのために穴あけをし、その穴あけし
た領域に、Ａｔ電極５との密着用金属層７と拡散バリヤ
用金属８、さらＫａバンプ金属９（パンツ電極）を形成
している。
しかるに、このようなＩ／Ｃチップ１は、パンツ電極形
成工程が、付加工程が必要で高価になることと、そのた
めの専用設備がいる丸め、入手に限界があるのが現状で
ある。
成工程が、付加工程が必要で高価になることと、そのた
めの専用設備がいる丸め、入手に限界があるのが現状で
ある。
この問題点を解決する手段として、第２図に示すような
方法が開発されている。その方法は、テープキャリア側
のフィンガリード１０の先端にバンプ１１を形成し、こ
のバンプ１１を、ワイヤボンディング用のＩ７．チップ
１２のＡｔ電極５に直接ボンディングする方法である。
方法が開発されている。その方法は、テープキャリア側
のフィンガリード１０の先端にバンプ１１を形成し、こ
のバンプ１１を、ワイヤボンディング用のＩ７．チップ
１２のＡｔ電極５に直接ボンディングする方法である。
この場合、−チップ１２側のスルーホール穴１３ （Ｓ
ｉｎｇ ｊｌｉ ６に開けられた穴）よシフインガリー
ド１０のバンプサイズを小さくしておいて、第３図（荀
（第２図のｘ−ｘ’線断面図）に示すように、フィンガ
リードｌＯのバンプ１１が、 Ａｔ電極５の保護膜であ
るＳｉへ膜６に接触しないようにしてＡｔ電極５に接続
するのが好ましい。
ｉｎｇ ｊｌｉ ６に開けられた穴）よシフインガリー
ド１０のバンプサイズを小さくしておいて、第３図（荀
（第２図のｘ−ｘ’線断面図）に示すように、フィンガ
リードｌＯのバンプ１１が、 Ａｔ電極５の保護膜であ
るＳｉへ膜６に接触しないようにしてＡｔ電極５に接続
するのが好ましい。
このよう、な最適な状態に接続するには、接続のための
位置合わせ精度を±５μｍ以内に抑え′るか、スルーホ
ール穴１３のサイズよ）フィンガリード１０のバンプサ
イズを大幅に縮小するかの２通シが考えられるが、高精
度位置合わせは技術的に困難であシ、また、フィンガリ
ード１０のバンクサイズを大幅に小さくすることも技術
的に困難で、どちらも実現紘難かしい。
位置合わせ精度を±５μｍ以内に抑え′るか、スルーホ
ール穴１３のサイズよ）フィンガリード１０のバンプサ
イズを大幅に縮小するかの２通シが考えられるが、高精
度位置合わせは技術的に困難であシ、また、フィンガリ
ード１０のバンクサイズを大幅に小さくすることも技術
的に困難で、どちらも実現紘難かしい。
したがって、従来は、第３図（ｂ） 、 （ｅ）に示す
ように、μ電極５の周辺に盛）上がるように被着してい
る５ｉＯ１膜６にフィンガリード１０のバンプ１１が接
触し、接触不良となる問題点が発生した。また、７−イ
ンガリード１０のバンプ１１に接触するｓｔｏｗ膜６の
盛シ上がり部分を、接続時の圧力で破壊して、バンプ１
１がＡｊ電極５と接続可能になっても、 ８１へ膜６に
受けた１機械的歪は下地の絶縁膜４に亀機械的歪を与え
、電気的特性に好ましくない結果をもたらした。
ように、μ電極５の周辺に盛）上がるように被着してい
る５ｉＯ１膜６にフィンガリード１０のバンプ１１が接
触し、接触不良となる問題点が発生した。また、７−イ
ンガリード１０のバンプ１１に接触するｓｔｏｗ膜６の
盛シ上がり部分を、接続時の圧力で破壊して、バンプ１
１がＡｊ電極５と接続可能になっても、 ８１へ膜６に
受けた１機械的歪は下地の絶縁膜４に亀機械的歪を与え
、電気的特性に好ましくない結果をもたらした。
もう１つの問題点として、従来は、フィンガリードＩＯ
のバンプ１１とＡｊ［極５との接続性の問題があった。
のバンプ１１とＡｊ［極５との接続性の問題があった。
すなわち、フィンガリード１Ｇ（勿論バンプ１１も含む
）は、３５μ厚の銅箔に無電界Ｓｎメッキまたは電界Ａ
ｍメッキする金属構成が最も多く用いられている。しか
るに、このような金属構成のフィンガリード１０（その
バンプ１１）ｔ−Ａｔ電極５に良好に接続することは技
術的に困難であシ、確立された技術がないのが現状であ
る。
）は、３５μ厚の銅箔に無電界Ｓｎメッキまたは電界Ａ
ｍメッキする金属構成が最も多く用いられている。しか
るに、このような金属構成のフィンガリード１０（その
バンプ１１）ｔ−Ａｔ電極５に良好に接続することは技
術的に困難であシ、確立された技術がないのが現状であ
る。
この発明は上記の点に鑑みなされたもので、従来の問題
点をすべて解決できるテープキャリア用の偽チップを提
供することを目的とする。
点をすべて解決できるテープキャリア用の偽チップを提
供することを目的とする。
以下この発明の実施例を図面を参照して説明する。第４
図ないし第７図はこの発明の実施例を製造工程順に示す
図で、 （ａ）は断面図、（ｂ）はａのＹ−Ｙ′線にお
ける断面図である。実施例は、との第４図ないし第７図
を参照して製造工程順に説明する。
図ないし第７図はこの発明の実施例を製造工程順に示す
図で、 （ａ）は断面図、（ｂ）はａのＹ−Ｙ′線にお
ける断面図である。実施例は、との第４図ないし第７図
を参照して製造工程順に説明する。
第４図において、２１はシリコン基板であシ、その表面
には絶縁膜２２が形成され、その上には５０〜１００μ
幅の、Ｕ電極２３（素子配線電極）が形成され、さらに
Ａｔ電極２３の保護膜としてＣＶＤ法などによ！りＳｉ
Ｏ！膜２４が形成される。
には絶縁膜２２が形成され、その上には５０〜１００μ
幅の、Ｕ電極２３（素子配線電極）が形成され、さらに
Ａｔ電極２３の保護膜としてＣＶＤ法などによ！りＳｉ
Ｏ！膜２４が形成される。
以上の工程までを終了したならは、次に、チップ周辺の
ポンディングパッド領域のμ電極２３表面に被着してい
たＳｌへ膜２４を、写真食刻法の技術によシ全藺除去し
て、第５図に示すようにｓ Ａｔ電極２３が露出する領
域２５を形成する。
ポンディングパッド領域のμ電極２３表面に被着してい
たＳｌへ膜２４を、写真食刻法の技術によシ全藺除去し
て、第５図に示すようにｓ Ａｔ電極２３が露出する領
域２５を形成する。
次に％ＡｊＡｔ電極２３出した領域２５以外に。
第６図に示すように、ＡＺ々どのレジスト２６を写真食
刻法の技術で被着する。その後、同へ図に示すように、
チップ全面に薄膜多層金属層２７を被着させる。ここで
、薄膜多層金属層２７は％Ｔ Ｉ −Ｐ ｔ−ｉｕまた
はＮｉ−Ｐｄ−Ａｕなどからな夛、上記μ電極２３と密
着性のよい金属を下地に、他方、最表面層に、テープキ
ャリア用フィンガリードの金属構成（Ｃｕ−ａｎまたは
Ｂｎ−４ｕな様濠続性が良好なるＡｕを有する。薄膜多
層金属層２７は、上記各層の金属を各１５００λ程度被
着させて構成されている。
刻法の技術で被着する。その後、同へ図に示すように、
チップ全面に薄膜多層金属層２７を被着させる。ここで
、薄膜多層金属層２７は％Ｔ Ｉ −Ｐ ｔ−ｉｕまた
はＮｉ−Ｐｄ−Ａｕなどからな夛、上記μ電極２３と密
着性のよい金属を下地に、他方、最表面層に、テープキ
ャリア用フィンガリードの金属構成（Ｃｕ−ａｎまたは
Ｂｎ−４ｕな様濠続性が良好なるＡｕを有する。薄膜多
層金属層２７は、上記各層の金属を各１５００λ程度被
着させて構成されている。
次に、第７図に示すように、リフトオフ法で人２などの
レジスト２６を除去することによシ、ポンディングパッ
ド領域のμ電極２３表面にのみ薄膜多層金属層２７を残
す。
レジスト２６を除去することによシ、ポンディングパッ
ド領域のμ電極２３表面にのみ薄膜多層金属層２７を残
す。
以上の説明から明らかなように、この発明の工、４チッ
プにおいては、チップ周辺のポンディングパッド領域の
保護膜を全面除去する一方、ボンディングパッド領域の
電極表面に、その電極金属と密着性のよい金属を下地に
、かつ最表面層にＡｕを有する薄膜多層金属層を設ける
ものである◎したがって、この発明の工々チップによれ
ば。
プにおいては、チップ周辺のポンディングパッド領域の
保護膜を全面除去する一方、ボンディングパッド領域の
電極表面に、その電極金属と密着性のよい金属を下地に
、かつ最表面層にＡｕを有する薄膜多層金属層を設ける
ものである◎したがって、この発明の工々チップによれ
ば。
従来の１つの欠点の原因であった、電極の周辺に盛）上
がるように破着している保護膜がなく、かつポンディン
グパッド部における最上面の金属が、薄膜多層金属層に
よシＡｕとなるので、第８図に示すように、フィンガリ
ード２８のバンプ２９とにチップ３０側のポンディング
パッド部３１との接続が良好に行えるようになる。
がるように破着している保護膜がなく、かつポンディン
グパッド部における最上面の金属が、薄膜多層金属層に
よシＡｕとなるので、第８図に示すように、フィンガリ
ード２８のバンプ２９とにチップ３０側のポンディング
パッド部３１との接続が良好に行えるようになる。
また、第８図のＺ−Ｚ’線断面図（ポンディングパッド
部３１の横断面図）を第９図に示すように、ポンディン
グパッド部３１の表面が平担であるため、フィンガリー
ド２８のバンプ２９とポンディングパッド部３１との接
続のための位置合わせ精度が±３０μｍ程度と粗くとも
、何ら問題なく良好な接続状態を１持できる。第９９呻
）社正常な位置合わせの接続状態、第９図（ロ）、（Ｃ
）は左右に位置合わせがずれた接続状態を示すが、いず
れの場合にも接続性には葡題が生じない。
部３１の横断面図）を第９図に示すように、ポンディン
グパッド部３１の表面が平担であるため、フィンガリー
ド２８のバンプ２９とポンディングパッド部３１との接
続のための位置合わせ精度が±３０μｍ程度と粗くとも
、何ら問題なく良好な接続状態を１持できる。第９９呻
）社正常な位置合わせの接続状態、第９図（ロ）、（Ｃ
）は左右に位置合わせがずれた接続状態を示すが、いず
れの場合にも接続性には葡題が生じない。
さらに、この発明の一チップによれば、Ａｕを最表面層
とした薄膜多層金属層で電極表面が覆われるようになる
ので、μ電極の場合に発生するＡＡ腐食の問題を解決で
きる利点も有するものである０
とした薄膜多層金属層で電極表面が覆われるようになる
ので、μ電極の場合に発生するＡＡ腐食の問題を解決で
きる利点も有するものである０
第１図社テープキャリア用の工々チップをフィンガリー
ドに接続した状態を示す断面図、第２図はテープキャリ
ア側のフィンガリードの先端にノ（ンプを形成して、こ
れを、ワイヤボンディング用の一チップのμ電極に直接
ボンディングする方法を示す断面図、第３図は第２図の
方法による各接続状態を示す断面図、第４図ないし第７
図れこの発ＥＪｉＫよるＩ１０チップの実施例を製造工
１順に示す断藺図、第８図はこの発明によるＩ／ｃチッ
プのポンディングパッド部にフィンガリードの／（ンプ
を接続した状態を示す断面図、第９図はこの発明による
Ｉ／Ｃチップの、ポンディングパッド部とフィンガリー
ドのバンプとの各接続状態を示す断面図である。 ２３・・・μ電極、２４・・・Ｓｉへ膜、２５・・・μ
電極２３が露出する領域、２７・・・薄膜多層金属層。 矛 １ ｍ ；×５ 牙３図 矛 ４ 図 ｆｙ・ 矛 ７１１ 矛８図 矛９図 手続補正書 昭和５７年８月３１日 特許庁長官！Ｉ参寝大 殿 １、事件の表示 昭和ｓ６年 轡 許 願第 ｇｏｓｓｏｓ 号３、補
正をする者 事件との関係 轡 許 出願人（Ｏｎ）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自−
）６、補正の対象 ＠細書ｏ斃ａｏ＊ａ＊説ａｏｓｉ ７、補正の内容 別紙の通り Ｌ 補正の内容 １）１３１１８１２１１８行「拡散ノ肴すヤ用金属」ｔ
「拡散バリヤ用金属層」と訂正する。 ２）同２頁１９行「ノ臂ンデ金属９」を「／４ンプ金属
層９」と訂正する。
ドに接続した状態を示す断面図、第２図はテープキャリ
ア側のフィンガリードの先端にノ（ンプを形成して、こ
れを、ワイヤボンディング用の一チップのμ電極に直接
ボンディングする方法を示す断面図、第３図は第２図の
方法による各接続状態を示す断面図、第４図ないし第７
図れこの発ＥＪｉＫよるＩ１０チップの実施例を製造工
１順に示す断藺図、第８図はこの発明によるＩ／ｃチッ
プのポンディングパッド部にフィンガリードの／（ンプ
を接続した状態を示す断面図、第９図はこの発明による
Ｉ／Ｃチップの、ポンディングパッド部とフィンガリー
ドのバンプとの各接続状態を示す断面図である。 ２３・・・μ電極、２４・・・Ｓｉへ膜、２５・・・μ
電極２３が露出する領域、２７・・・薄膜多層金属層。 矛 １ ｍ ；×５ 牙３図 矛 ４ 図 ｆｙ・ 矛 ７１１ 矛８図 矛９図 手続補正書 昭和５７年８月３１日 特許庁長官！Ｉ参寝大 殿 １、事件の表示 昭和ｓ６年 轡 許 願第 ｇｏｓｓｏｓ 号３、補
正をする者 事件との関係 轡 許 出願人（Ｏｎ）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自−
）６、補正の対象 ＠細書ｏ斃ａｏ＊ａ＊説ａｏｓｉ ７、補正の内容 別紙の通り Ｌ 補正の内容 １）１３１１８１２１１８行「拡散ノ肴すヤ用金属」ｔ
「拡散バリヤ用金属層」と訂正する。 ２）同２頁１９行「ノ臂ンデ金属９」を「／４ンプ金属
層９」と訂正する。
Claims (1)
- 素子配線電極が“形成され、かつその上に保護膜が形成
された一チップにおいて、チップ周辺のポンディングパ
ッド領域の保護膜を全面除去する一方、ポンディングパ
ッド領域の電極表面に、その電極金属と密着性のよい金
属を下地に、かつ最表面層にＡｕを有する薄膜多層金属
層を設けたことを特徴とする一チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203606A JPS58105554A (ja) | 1981-12-18 | 1981-12-18 | Ｉ／ｃチツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203606A JPS58105554A (ja) | 1981-12-18 | 1981-12-18 | Ｉ／ｃチツプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105554A true JPS58105554A (ja) | 1983-06-23 |
Family
ID=16476821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203606A Pending JPS58105554A (ja) | 1981-12-18 | 1981-12-18 | Ｉ／ｃチツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105554A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241940A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH01196146A (ja) * | 1988-02-01 | 1989-08-07 | Matsushita Electron Corp | 半導体装置 |
| DE19741436A1 (de) * | 1997-09-19 | 1998-12-17 | Siemens Ag | Halbleiterbauelement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514391A (ja) * | 1974-07-04 | 1976-01-14 | Shunei Tanaka | Ritsutaiairondai |
-
1981
- 1981-12-18 JP JP56203606A patent/JPS58105554A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514391A (ja) * | 1974-07-04 | 1976-01-14 | Shunei Tanaka | Ritsutaiairondai |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241940A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH0523500B2 (ja) * | 1987-03-30 | 1993-04-02 | Tokyo Shibaura Electric Co | |
| JPH01196146A (ja) * | 1988-02-01 | 1989-08-07 | Matsushita Electron Corp | 半導体装置 |
| DE19741436A1 (de) * | 1997-09-19 | 1998-12-17 | Siemens Ag | Halbleiterbauelement |
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