JPH05217008A - データ駆動型コンピュータのインタフェース装置 - Google Patents
データ駆動型コンピュータのインタフェース装置Info
- Publication number
- JPH05217008A JPH05217008A JP1759792A JP1759792A JPH05217008A JP H05217008 A JPH05217008 A JP H05217008A JP 1759792 A JP1759792 A JP 1759792A JP 1759792 A JP1759792 A JP 1759792A JP H05217008 A JPH05217008 A JP H05217008A
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- Japan
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- driven computer
- computer
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- Pending
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Abstract
(57)【要約】
【目的】 この発明はデータ駆動型コンピュータとグラ
フィックディスプレイ装置とを直結できるようなインタ
フェース装置を提供することを主要な特徴とする。 【構成】 データ駆動型コンピュータ２０から出力され
たデータをＦＩＦＯ５６に書込み、ラッチ５２にラッチ
し、ＯＰコードデコーダ５８によってデータをデコード
し、画面出力オン，オフなどの命令コードをマルチポー
トビデオＲＡＭ６９に与える。メモリインタフェース５
７によってデータから書込アドレスとデータを生成し、
ＡＤＲセレクタ６５で転送アドレスやメモリクリアアド
レスや書込アドレスを選択し、選択したアドレスでマル
チポートビデオＲＡＭ６９からデータを読出し、ＤＡＣ
コントロール７０でビデオ信号に変換し、グラフィック
ディスプレイ４０にグラフィック表示する。
フィックディスプレイ装置とを直結できるようなインタ
フェース装置を提供することを主要な特徴とする。 【構成】 データ駆動型コンピュータ２０から出力され
たデータをＦＩＦＯ５６に書込み、ラッチ５２にラッチ
し、ＯＰコードデコーダ５８によってデータをデコード
し、画面出力オン，オフなどの命令コードをマルチポー
トビデオＲＡＭ６９に与える。メモリインタフェース５
７によってデータから書込アドレスとデータを生成し、
ＡＤＲセレクタ６５で転送アドレスやメモリクリアアド
レスや書込アドレスを選択し、選択したアドレスでマル
チポートビデオＲＡＭ６９からデータを読出し、ＤＡＣ
コントロール７０でビデオ信号に変換し、グラフィック
ディスプレイ４０にグラフィック表示する。
Description
【０００１】
【産業上の利用分野】この発明はデータ駆動型コンピュ
ータのインタフェース装置に関し、特に、データ駆動型
コンピュータとグラフィックディスプレイとを直結する
ようなインタフェース装置に関する。
ータのインタフェース装置に関し、特に、データ駆動型
コンピュータとグラフィックディスプレイとを直結する
ようなインタフェース装置に関する。
【０００２】
【従来の技術】図４は従来のデータ駆動型コンピュータ
でグラフィックディスプレイ装置を制御する例を示す概
略ブロック図である。図４に示した例は、ノイマン型コ
ンピュータ１０に対してデータ駆動型コンピュータ２０
を接続するとともに、グラフィックディスプレイインタ
フェース３０を介してノイマン型コンピュータ１０とグ
ラフィックディスプレイ装置４０とを接続するようにし
たものである。
でグラフィックディスプレイ装置を制御する例を示す概
略ブロック図である。図４に示した例は、ノイマン型コ
ンピュータ１０に対してデータ駆動型コンピュータ２０
を接続するとともに、グラフィックディスプレイインタ
フェース３０を介してノイマン型コンピュータ１０とグ
ラフィックディスプレイ装置４０とを接続するようにし
たものである。
【０００３】
【発明が解決しようとする課題】図４に示した処理装置
において、データ駆動型コンピュータ２０での出力結果
をノイマン型コンピュータ１０を介してグラフィックデ
ィスプレイ装置４０に表示するには、ノイマン型コンピ
ュータ１０での余分な処理が必要になったり、また処理
時間もかかるという不都合があった。
において、データ駆動型コンピュータ２０での出力結果
をノイマン型コンピュータ１０を介してグラフィックデ
ィスプレイ装置４０に表示するには、ノイマン型コンピ
ュータ１０での余分な処理が必要になったり、また処理
時間もかかるという不都合があった。
【０００４】それゆえに、この発明の主たる目的は、デ
ータ駆動型コンピュータとグラフィックディスプレイ装
置とを直結にし、不要な処理を省略できるとともに、処
理時間を短縮し得るデータ駆動型コンピュータのインタ
フェース装置を提供することである。
ータ駆動型コンピュータとグラフィックディスプレイ装
置とを直結にし、不要な処理を省略できるとともに、処
理時間を短縮し得るデータ駆動型コンピュータのインタ
フェース装置を提供することである。
【０００５】
【課題を解決するための手段】この発明はデータ駆動型
コンピュータとグラフィックディスプレイとを直結する
ためのインタフェース装置であって、画像処理用のデー
タを記憶するマルチポートビデオＲＡＭと、データ駆動
型コンピュータから与えられるデータをデコードし、マ
ルチポートビデオＲＡＭをクリアしたり、画面出力をオ
ン，オフするための命令コードを出力するデコード手段
と、データ駆動型コンピュータから与えられるデータに
応じて、マルチポートビデオＲＡＭに対するデータの書
込および読出を制御するための制御手段とを備えて構成
される。
コンピュータとグラフィックディスプレイとを直結する
ためのインタフェース装置であって、画像処理用のデー
タを記憶するマルチポートビデオＲＡＭと、データ駆動
型コンピュータから与えられるデータをデコードし、マ
ルチポートビデオＲＡＭをクリアしたり、画面出力をオ
ン，オフするための命令コードを出力するデコード手段
と、データ駆動型コンピュータから与えられるデータに
応じて、マルチポートビデオＲＡＭに対するデータの書
込および読出を制御するための制御手段とを備えて構成
される。
【０００６】
【作用】この発明にかかるデータ駆動型コンピュータの
インタフェース装置は、データ駆動型コンピュータから
与えられるデータをデコードし、命令コードを出力して
マルチポートビデオＲＡＭをクリアしたり、画面出力を
オン，オフするとともに、データ駆動型コンピュータか
ら与えられるデータに応じてマルチポートビデオＲＡＭ
に対するデータの書込および読出を制御するようにした
ので、データ駆動型コンピュータとグラフィックディス
プレイとを直結することができる。
インタフェース装置は、データ駆動型コンピュータから
与えられるデータをデコードし、命令コードを出力して
マルチポートビデオＲＡＭをクリアしたり、画面出力を
オン，オフするとともに、データ駆動型コンピュータか
ら与えられるデータに応じてマルチポートビデオＲＡＭ
に対するデータの書込および読出を制御するようにした
ので、データ駆動型コンピュータとグラフィックディス
プレイとを直結することができる。
【０００７】
【実施例】図１はこの発明の一実施例の概略ブロック図
であり、図２はこの発明の一実施例のより具体的なブロ
ック図である。
であり、図２はこの発明の一実施例のより具体的なブロ
ック図である。
【０００８】まず、図１を参照して、データ駆動型コン
ピュータ２０とグラフィックディスプレイ装置４０はグ
ラフィックディスプレイインタフェース１００によって
接続されている。グラフィックディスプレイインタフェ
ース１００は図２に示すように構成される。すなわち、
データ駆動型コンピュータ２０は演算などの処理を行な
い、パケットをラッチ５１に与える。ラッチ５１はデー
タ駆動型コンピュータ２０から送られてきたパケットを
取込み、ＦＩＦＯ５６がそのデータのパケットを受取れ
る状態であればそのパケットをＦＩＦＯ５６に書込み、
受取れる状態でなければＦＩＦＯ５６が受取れる状態に
なるまで待機する。ＦＩＦＯ５６はデータ駆動型コンピ
ュータ２０からラッチ５１を介して与えられたデータを
取込み、ＦＩＦＯ５６が満杯であれば取込みを禁止す
る。ラッチ５２はＦＩＦＯ５６にデータが存在する場合
は読出を行ない、ラッチ５３およびＯＰコードデコーダ
５８に転送する。ＯＰコードデコーダ５８はラッチ５２
から送られてきたデータから画面出力オン，オフおよび
マルチポートビデオＲＡＭ６９の制御を行ない、マルチ
ポートビデオＲＡＭ６９をクリアしているときはラッチ
５２からデータが出力されないようにする。
ピュータ２０とグラフィックディスプレイ装置４０はグ
ラフィックディスプレイインタフェース１００によって
接続されている。グラフィックディスプレイインタフェ
ース１００は図２に示すように構成される。すなわち、
データ駆動型コンピュータ２０は演算などの処理を行な
い、パケットをラッチ５１に与える。ラッチ５１はデー
タ駆動型コンピュータ２０から送られてきたパケットを
取込み、ＦＩＦＯ５６がそのデータのパケットを受取れ
る状態であればそのパケットをＦＩＦＯ５６に書込み、
受取れる状態でなければＦＩＦＯ５６が受取れる状態に
なるまで待機する。ＦＩＦＯ５６はデータ駆動型コンピ
ュータ２０からラッチ５１を介して与えられたデータを
取込み、ＦＩＦＯ５６が満杯であれば取込みを禁止す
る。ラッチ５２はＦＩＦＯ５６にデータが存在する場合
は読出を行ない、ラッチ５３およびＯＰコードデコーダ
５８に転送する。ＯＰコードデコーダ５８はラッチ５２
から送られてきたデータから画面出力オン，オフおよび
マルチポートビデオＲＡＭ６９の制御を行ない、マルチ
ポートビデオＲＡＭ６９をクリアしているときはラッチ
５２からデータが出力されないようにする。
【０００９】ラッチ５３はラッチ５２から送られてきた
データをメモリインタフェース５７が受取れる状態であ
ればデータを転送する。メモリインタフェース５７はマ
ルチポートビデオＲＡＭ６９に対する書込アドレスおよ
びデータを生成する。ラッチ５４はメモリインタフェー
ス５７から出力されるマルチポートビデオＲＡＭ６９に
対するＲＡＳアドレス，ＣＡＳアドレスをラッチする。
転送アドレスカウンタ６２はマルチポートビデオＲＡＭ
６９のＲＡＭ６８からＳＡＭ（シリアルアクセスメモ
リ）６７へ転送するアドレスを出力する。メモリクリア
アドレスカウンタ６３はメモリをクリアする場合のアド
レスを出力する。ＡＤＲセレクタ６５は転送アドレスカ
ウンタ６２から出力される転送アドレスとメモリクリア
アドレスカウンタ６３から出力されるメモリクリアアド
レスおよびラッチ５４から出力される書込アドレスのい
ずれか１つを選択的に出力する。
データをメモリインタフェース５７が受取れる状態であ
ればデータを転送する。メモリインタフェース５７はマ
ルチポートビデオＲＡＭ６９に対する書込アドレスおよ
びデータを生成する。ラッチ５４はメモリインタフェー
ス５７から出力されるマルチポートビデオＲＡＭ６９に
対するＲＡＳアドレス，ＣＡＳアドレスをラッチする。
転送アドレスカウンタ６２はマルチポートビデオＲＡＭ
６９のＲＡＭ６８からＳＡＭ（シリアルアクセスメモ
リ）６７へ転送するアドレスを出力する。メモリクリア
アドレスカウンタ６３はメモリをクリアする場合のアド
レスを出力する。ＡＤＲセレクタ６５は転送アドレスカ
ウンタ６２から出力される転送アドレスとメモリクリア
アドレスカウンタ６３から出力されるメモリクリアアド
レスおよびラッチ５４から出力される書込アドレスのい
ずれか１つを選択的に出力する。
【００１０】ＶＲＡＭコマンドコントロール６０はメモ
リブロックＲＡＭ６８のＲＡＳ，ＣＳ，ＷＥ，ＤＴ信号
およびアドレスを切換え、メモリインタフェース５７へ
のリフレッシュ要求の制御などを行なう。メモリブロッ
クＲＡＭ６８およびＳＡＭ６７は、マルチポートビデオ
ＲＡＭ６９と呼ばれるビデオＲＡＭであり、ＲＡＭ６８
とＳＡＭ６７とを独立かつ非同期に動作可能である。こ
のようなビデオＲＡＭとしては、たとえば日立製作所製
ＨＭ５３４２５１などが用いられる。ＯＳＣサイクルコ
ントロール６１は転送アドレスカウンタ６２，メモリク
リアアドレスカウンタ６３，ＳＣＥカウンタタイミング
コントロール６４，ＡＤＲセレクタ６５，ＤＡＣコント
ロール７０の各部に適したクロック信号を出力する。Ｓ
ＣＥカウンタタイミングコントロール６４はメモリブロ
ックＳＡＭ６７からの読出タイミングを出力し、または
水平同期信号を出力する。
リブロックＲＡＭ６８のＲＡＳ，ＣＳ，ＷＥ，ＤＴ信号
およびアドレスを切換え、メモリインタフェース５７へ
のリフレッシュ要求の制御などを行なう。メモリブロッ
クＲＡＭ６８およびＳＡＭ６７は、マルチポートビデオ
ＲＡＭ６９と呼ばれるビデオＲＡＭであり、ＲＡＭ６８
とＳＡＭ６７とを独立かつ非同期に動作可能である。こ
のようなビデオＲＡＭとしては、たとえば日立製作所製
ＨＭ５３４２５１などが用いられる。ＯＳＣサイクルコ
ントロール６１は転送アドレスカウンタ６２，メモリク
リアアドレスカウンタ６３，ＳＣＥカウンタタイミング
コントロール６４，ＡＤＲセレクタ６５，ＤＡＣコント
ロール７０の各部に適したクロック信号を出力する。Ｓ
ＣＥカウンタタイミングコントロール６４はメモリブロ
ックＳＡＭ６７からの読出タイミングを出力し、または
水平同期信号を出力する。
【００１１】ＶＢＬＡＮＫカウンタ６６は、ブランキン
グ信号と垂直同期信号とを出力する。ラッチ５５はメモ
リブロックＳＡＭ６７の出力データをラッチする。ＤＡ
Ｃコントロール７０は、ラッチ５５から出力されるＲＧ
Ｂデータをビデオ信号に変換し、グラフィックディスプ
レイ装置４０に出力する。グラフィックディスプレイ装
置４０はＤＡＣコントローラローラ７０からのビデオ信
号によってグラフィック表示する。
グ信号と垂直同期信号とを出力する。ラッチ５５はメモ
リブロックＳＡＭ６７の出力データをラッチする。ＤＡ
Ｃコントロール７０は、ラッチ５５から出力されるＲＧ
Ｂデータをビデオ信号に変換し、グラフィックディスプ
レイ装置４０に出力する。グラフィックディスプレイ装
置４０はＤＡＣコントローラローラ７０からのビデオ信
号によってグラフィック表示する。
【００１２】図３は、この発明の他の実施例の概略ブロ
ック図である。この図３に示した実施例は、ノイマン型
コンピュータ１０とデータ駆動型コンピュータ２０とを
融合させ、グラフィックディスプレイＩ／Ｆ３１を介し
てグラフィックディスプレイ装置４０とデータ駆動型コ
ンピュータ２０とを接続したものである。
ック図である。この図３に示した実施例は、ノイマン型
コンピュータ１０とデータ駆動型コンピュータ２０とを
融合させ、グラフィックディスプレイＩ／Ｆ３１を介し
てグラフィックディスプレイ装置４０とデータ駆動型コ
ンピュータ２０とを接続したものである。
【００１３】
【発明の効果】以上のように、この発明によれば、デー
タ駆動型コンピュータから与えられるデータをデコード
し、マルチポートビデオＲＡＭをクリアしたり、画面出
力をオン，オフするための命令コードを出力するととも
に、データ駆動型コンピュータから与えられるデータに
応じてマルチポートビデオＲＡＭに対するデータの書込
および読出を制御するようにしたので、従来のようにノ
イマン型コンピュータを利用することなく、データ駆動
型コンピュータとグラフィックディスプレイ装置とを直
結することが容易となる。
タ駆動型コンピュータから与えられるデータをデコード
し、マルチポートビデオＲＡＭをクリアしたり、画面出
力をオン，オフするための命令コードを出力するととも
に、データ駆動型コンピュータから与えられるデータに
応じてマルチポートビデオＲＡＭに対するデータの書込
および読出を制御するようにしたので、従来のようにノ
イマン型コンピュータを利用することなく、データ駆動
型コンピュータとグラフィックディスプレイ装置とを直
結することが容易となる。
【図１】この発明の一実施例の概略ブロック図である。
【図２】この発明の一実施例のより具体的なブロック図
である。
である。
【図３】この発明の他の実施例を示す概略ブロック図で
ある。
ある。
【図４】従来のデータ駆動型コンピュータでグラフィッ
クディスプレイ装置を制御する処理装置の一例を示す概
略ブロック図である。
クディスプレイ装置を制御する処理装置の一例を示す概
略ブロック図である。
１０ ノイマン型コンピュータ ２０ データ駆動型コンピュータ ４０ グラフィックディスプレイ装置 ５１，５２，５３，５４，５５ ラッチ ５６ ＦＩＦＯ ５７ メモリインタフェース ５８ ＯＰコードデコーダ ５９ 双方向バッファ ６０ ＶＲＡＭコマンドコントロール ６１ ＯＳＣサイクルコントロール ６２ 転送アドレスカウンタ ６３ メモリクリアアドレスカウンタ ６４ ＳＥＣカウンタタイミングコントロール ６５ ＡＤＲセレクタ ６６ ＶＢＬＡＮＫカウンタ ６７ メモリブロックＳＡＭ ６８ メモリブロックＲＡＭ ６９ マルチポートビデオＲＡＭ ７０ ＤＡＣコントロール １００ グラフィックディスプレイインタフェース
Claims (1)
- 【請求項１】 データ駆動型コンピュータとグラフィッ
クディスプレイとを直結するためのインタフェース装置
であって、 画像処理用のデータを記憶するマルチポートビデオＲＡ
Ｍと、 前記データ駆動型コンピュータから与えられるデータを
デコードし、前記マルチポートビデオＲＡＭをクリアし
たり、画面出力をオン，オフするための命令コードを出
力するデコード手段、および前記データ駆動型コンピュ
ータから与えられるデータに応じて、前記マルチポート
ビデオＲＡＭに対するデータの書込および読出を制御す
るための制御手段を備えた、データ駆動型コンピュータ
のインタフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1759792A JPH05217008A (ja) | 1992-02-03 | 1992-02-03 | データ駆動型コンピュータのインタフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1759792A JPH05217008A (ja) | 1992-02-03 | 1992-02-03 | データ駆動型コンピュータのインタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217008A true JPH05217008A (ja) | 1993-08-27 |
Family
ID=11948301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1759792A Pending JPH05217008A (ja) | 1992-02-03 | 1992-02-03 | データ駆動型コンピュータのインタフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05217008A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228894A (ja) * | 1988-07-19 | 1990-01-30 | Sanyo Electric Co Ltd | データ駆動型データ表示装置 |
| JPH02100778A (ja) * | 1988-10-07 | 1990-04-12 | Sanyo Electric Co Ltd | データ駆動型データ表示装置 |
-
1992
- 1992-02-03 JP JP1759792A patent/JPH05217008A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228894A (ja) * | 1988-07-19 | 1990-01-30 | Sanyo Electric Co Ltd | データ駆動型データ表示装置 |
| JPH02100778A (ja) * | 1988-10-07 | 1990-04-12 | Sanyo Electric Co Ltd | データ駆動型データ表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |