JPH0580729A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPH0580729A JPH0580729A JP3241937A JP24193791A JPH0580729A JP H0580729 A JPH0580729 A JP H0580729A JP 3241937 A JP3241937 A JP 3241937A JP 24193791 A JP24193791 A JP 24193791A JP H0580729 A JPH0580729 A JP H0580729A
- Authority
- JP
- Japan
- Prior art keywords
- display
- address
- horizontal scanning
- pixel data
- display control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【目的】 任意の水平解像度を有するディスプレイに
対して、一回の転送サイクルで複数の水平表示画素デー
タを転送できる機構を備えた表示制御装置を提供するも
のである。 【構成】 シリアルアクセスメモリ転送サイクルの際
に、複数水平走査ライン分の表示画素データが連続して
１つのシリアルアクセスメモリに格納できるようにマル
チポートＶＲＡＭ２に対し、アクセスアドレスを変換可
能なアドレス変換回路４を備えることにより、一回の転
送サイクルで、Ｎ水平走査画素データをＳＡＭに連続し
て格納できるため、任意の水平解像度ディスプレイによ
る表示システムにおいて、転送サイクルの回数が、通常
の１／Ｎで済ますことが可能となる。
対して、一回の転送サイクルで複数の水平表示画素デー
タを転送できる機構を備えた表示制御装置を提供するも
のである。 【構成】 シリアルアクセスメモリ転送サイクルの際
に、複数水平走査ライン分の表示画素データが連続して
１つのシリアルアクセスメモリに格納できるようにマル
チポートＶＲＡＭ２に対し、アクセスアドレスを変換可
能なアドレス変換回路４を備えることにより、一回の転
送サイクルで、Ｎ水平走査画素データをＳＡＭに連続し
て格納できるため、任意の水平解像度ディスプレイによ
る表示システムにおいて、転送サイクルの回数が、通常
の１／Ｎで済ますことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、マルチポートフレーム
メモリを用いて表示ディスプレイへの表示を行う表示制
御装置に関する。
メモリを用いて表示ディスプレイへの表示を行う表示制
御装置に関する。
【０００２】
【従来の技術】近年、マルチポートフレームメモリ（マ
ルチポートＶＲＡＭ）を用いた表示制御装置はコンピュ
ータ等の表示ディスプレイに用いられている。
ルチポートＶＲＡＭ）を用いた表示制御装置はコンピュ
ータ等の表示ディスプレイに用いられている。
【０００３】従来この種の装置においては、マルチポー
トフレームメモリ（マルチポートＶＲＡＭ）を用いて、
表示ディスプレイのスクリーンリフレッシュを行う場
合、通常１個のシリアルアクセスメモリ（ＳＡＭ）に、
１水平走査ライン分の画素データを水平ブランク期間中
にＤＲＡＭ（マルチポートＶＲＡＭを構成しているＤＲ
ＡＭ）からＳＲＡＭに転送し、その後、順次、ＳＲＡＭ
のシフトレジスタ機能により、表示ディスプレイに送ら
れるのが一般的であった。
トフレームメモリ（マルチポートＶＲＡＭ）を用いて、
表示ディスプレイのスクリーンリフレッシュを行う場
合、通常１個のシリアルアクセスメモリ（ＳＡＭ）に、
１水平走査ライン分の画素データを水平ブランク期間中
にＤＲＡＭ（マルチポートＶＲＡＭを構成しているＤＲ
ＡＭ）からＳＲＡＭに転送し、その後、順次、ＳＲＡＭ
のシフトレジスタ機能により、表示ディスプレイに送ら
れるのが一般的であった。
【０００４】図５に従来の表示制御装置の一例を示す。
【０００５】各水平ブランク期間に１水平走査ライン分
の表示画素データをマルチポートＶＲＡＭ中のＤＲＡＭ
からＳＡＭに転送し、ＳＡＭから表示ディスプレイに画
素データが送られる。ＳＡＭから表示ディスプレイへの
出力は、普通、表示制御を行う一般の装置は関与せず、
機械的に行われる。 同装置において、表示制御を行う
一般の装置は、マルチポートＶＲＡＭに対するリードサ
イクル，ライトサイクル，リフレッシュサイクル，とス
クリーンリフレッシュサイクル（ＤＲＡＭからＳＡＭへ
の転送サイクル）を発生し、描画（ＤＲＡＭへの書き込
み）と表示（ディスプレイへの表示）を調停している。
即ち、規則的に発生する（普通１水平走査ごと）転送
サイクルの数を減らせば、その分、描画作業に時間を裂
くことができる。そこで、複数水平走査ラインごとに転
送サイクルを発生させる機能を要した表示制御を行う装
置もある（ＴＭＳ３４０１０ユーザーズガイド第一部
（アーキテクチャー・ハードウェア編）テキサスインス
ツルメント社）。この従来例は、ディスプレイの水平解
像度が、２のべき乗（１０２４画素など）の時のみ有効
である。
の表示画素データをマルチポートＶＲＡＭ中のＤＲＡＭ
からＳＡＭに転送し、ＳＡＭから表示ディスプレイに画
素データが送られる。ＳＡＭから表示ディスプレイへの
出力は、普通、表示制御を行う一般の装置は関与せず、
機械的に行われる。 同装置において、表示制御を行う
一般の装置は、マルチポートＶＲＡＭに対するリードサ
イクル，ライトサイクル，リフレッシュサイクル，とス
クリーンリフレッシュサイクル（ＤＲＡＭからＳＡＭへ
の転送サイクル）を発生し、描画（ＤＲＡＭへの書き込
み）と表示（ディスプレイへの表示）を調停している。
即ち、規則的に発生する（普通１水平走査ごと）転送
サイクルの数を減らせば、その分、描画作業に時間を裂
くことができる。そこで、複数水平走査ラインごとに転
送サイクルを発生させる機能を要した表示制御を行う装
置もある（ＴＭＳ３４０１０ユーザーズガイド第一部
（アーキテクチャー・ハードウェア編）テキサスインス
ツルメント社）。この従来例は、ディスプレイの水平解
像度が、２のべき乗（１０２４画素など）の時のみ有効
である。
【０００６】その他、転送サイクルの際に、アドレスを
ずらす機構を備え、ディスプレイの表示開始箇所を可変
にしている場合もある（特開昭６３−２５９５９０に詳
しい）。
ずらす機構を備え、ディスプレイの表示開始箇所を可変
にしている場合もある（特開昭６３−２５９５９０に詳
しい）。
【０００７】上述の如き従来装置においては、マルチポ
ートＶＲＡＭを用いてスクリーンリフレッシュを行う場
合、一回の転送サイクルで複数の水平走査ライン表示画
素データを転送して意味があるのは、ディスプレイの水
平解像度が２のべき乗の限られた大きさの場合だけとい
う問題がある。また、マルチポートＶＲＡＭのアドレス
変換機能を備えた表示制御を行うものについても、この
問題を解決する機能を備えたものはない。
ートＶＲＡＭを用いてスクリーンリフレッシュを行う場
合、一回の転送サイクルで複数の水平走査ライン表示画
素データを転送して意味があるのは、ディスプレイの水
平解像度が２のべき乗の限られた大きさの場合だけとい
う問題がある。また、マルチポートＶＲＡＭのアドレス
変換機能を備えた表示制御を行うものについても、この
問題を解決する機能を備えたものはない。
【０００８】
【発明が解決しようとする課題】本発明は、上述の実情
を考慮してなされたものであって、任意の水平解像度を
有するディスプレイに対して、一回の転送サイクルで複
数の水平表示画素データを転送できる機構を備えた表示
制御装置を提供するものである。
を考慮してなされたものであって、任意の水平解像度を
有するディスプレイに対して、一回の転送サイクルで複
数の水平表示画素データを転送できる機構を備えた表示
制御装置を提供するものである。
【０００９】
【課題を解決するための手段】本発明の表示制御装置
は、マルチポートフレームメモリを用いて、該メモリ内
のシリアルアクセスメモリから表示ディスプレイに順
次、表示画素データを出力する表示制御装置において、
シリアルアクセスメモリ転送サイクルの際に、複数水平
走査ライン分の表示画素データが連続して１つのシリア
ルアクセスメモリに格納できるように上記マルチポート
フレームメモリに対し、アクセスアドレスを変換可能な
アドレス変換回路を備えたものである。
は、マルチポートフレームメモリを用いて、該メモリ内
のシリアルアクセスメモリから表示ディスプレイに順
次、表示画素データを出力する表示制御装置において、
シリアルアクセスメモリ転送サイクルの際に、複数水平
走査ライン分の表示画素データが連続して１つのシリア
ルアクセスメモリに格納できるように上記マルチポート
フレームメモリに対し、アクセスアドレスを変換可能な
アドレス変換回路を備えたものである。
【００１０】
【作用】本発明の表示制御装置においては、一回の転送
サイクルで、Ｎ水平走査画素データをＳＡＭに連続して
格納できるため、任意の水平解像度ディスプレイによる
表示システムにおいて、転送サイクルの回数が、通常の
１／Ｎで済ますことが可能となる。
サイクルで、Ｎ水平走査画素データをＳＡＭに連続して
格納できるため、任意の水平解像度ディスプレイによる
表示システムにおいて、転送サイクルの回数が、通常の
１／Ｎで済ますことが可能となる。
【００１１】
【実施例】図１は本発明の一実施例の表示制御装置の回
路構成を示すブロック図である。
路構成を示すブロック図である。
【００１２】同図において、１はグラフィックコントロ
ーラ、２はマルチポートＶＲＡＭであり従来例と同様に
ＤＲＡＭとＳＡＭで構成されている。３はディスプレ
イ、４はアドレス変換回路であり、アドレスデコード１
０１とアドレス引算回路１０２とマルチプレクサ１０３
で構成されている。
ーラ、２はマルチポートＶＲＡＭであり従来例と同様に
ＤＲＡＭとＳＡＭで構成されている。３はディスプレ
イ、４はアドレス変換回路であり、アドレスデコード１
０１とアドレス引算回路１０２とマルチプレクサ１０３
で構成されている。
【００１３】本装置でディスプレイ３のスクリーンリフ
レッシュを行う場合、上記ＳＡＭに上記ＤＲＡＭの１水
平走査ライン分の画素データを水平ブランク期間中にＤ
ＲＡＭからＳＡＭに転送し、順次ＳＡＭのシフトレジス
タ機能により、表示ディスプレイ３に送られる。このＤ
ＲＡＭからＳＡＭへの転送制御をグラフィックコントロ
ーラ１で行っている。
レッシュを行う場合、上記ＳＡＭに上記ＤＲＡＭの１水
平走査ライン分の画素データを水平ブランク期間中にＤ
ＲＡＭからＳＡＭに転送し、順次ＳＡＭのシフトレジス
タ機能により、表示ディスプレイ３に送られる。このＤ
ＲＡＭからＳＡＭへの転送制御をグラフィックコントロ
ーラ１で行っている。
【００１４】また、アドレス変換回路４では、そのグラ
フィックコントローラ１から送信されたアドレス信号を
内部のアドレスデコード１０１で受信し、その受信した
アドレス信号に基づいて上記ＤＲＡＭの複数水平走査ラ
イン分の表示画素データが連続してＳＡＭに格納できる
ようにアドレス変更をする必要がある画素か否かを判定
する。その判定結果に基づきマルチプレクサ１０３で、
アドレス変更する必要がなければそのグラフィックコン
トローラ１からのアドレス信号を直接マルチポートＶＲ
ＡＭ２に送出し、必要があればアドレス引算回路１０２
でアドレス変換したアドレス信号をマルチポートＶＲＡ
Ｍ２に送出するように切り換える。
フィックコントローラ１から送信されたアドレス信号を
内部のアドレスデコード１０１で受信し、その受信した
アドレス信号に基づいて上記ＤＲＡＭの複数水平走査ラ
イン分の表示画素データが連続してＳＡＭに格納できる
ようにアドレス変更をする必要がある画素か否かを判定
する。その判定結果に基づきマルチプレクサ１０３で、
アドレス変更する必要がなければそのグラフィックコン
トローラ１からのアドレス信号を直接マルチポートＶＲ
ＡＭ２に送出し、必要があればアドレス引算回路１０２
でアドレス変換したアドレス信号をマルチポートＶＲＡ
Ｍ２に送出するように切り換える。
【００１５】更に、実際の値を用いて本発明の一実施例
の表示制御装置を詳述する。
の表示制御装置を詳述する。
【００１６】１つのＳＡＭに２本の水平走査画素データ
を格納する場合であり、マルチポートＶＲＡＭのＤＲＡ
Ｍ部の構成を１０２４×１０２４、ディスプレイの解像
度を水平４００、垂直３００とする。
を格納する場合であり、マルチポートＶＲＡＭのＤＲＡ
Ｍ部の構成を１０２４×１０２４、ディスプレイの解像
度を水平４００、垂直３００とする。
【００１７】同装置において、マルチポートＶＲＡＭの
メモリ構成を図２に示す。同図において、１つのＳＡＭ
には、２本の水平走査画素データを格納可能である（４
００×２＜１０２４）。しかし、ＳＡＭのシフトレジス
タから１画素ずつ出力する場合、はじめの１水平走査画
素データが終了したとき、次の水平走査画素データが連
続して取り出せない（図３）。そこで、通常は、転送ア
ドレスを５１２ずらして再度転送を実行し、次の水平走
査画素データを取り出す。結果として、１水平走査ごと
に１回の転送サイクルが必要になる。
メモリ構成を図２に示す。同図において、１つのＳＡＭ
には、２本の水平走査画素データを格納可能である（４
００×２＜１０２４）。しかし、ＳＡＭのシフトレジス
タから１画素ずつ出力する場合、はじめの１水平走査画
素データが終了したとき、次の水平走査画素データが連
続して取り出せない（図３）。そこで、通常は、転送ア
ドレスを５１２ずらして再度転送を実行し、次の水平走
査画素データを取り出す。結果として、１水平走査ごと
に１回の転送サイクルが必要になる。
【００１８】そこで、図１のアドレスデコード１０１で
コントローラ１からのアドレスをデコードし、それが、
マルチポートＶＲＡＭ２アクセス時にアドレス変更が必
要な場所かを判定し、アドレス変更が必要な時には、ア
ドレス引算回路１０２でグラフィックコントローラ１か
らのアドレスから１１２を引いたアドレスを出力する。
コントローラ１からのアドレスをデコードし、それが、
マルチポートＶＲＡＭ２アクセス時にアドレス変更が必
要な場所かを判定し、アドレス変更が必要な時には、ア
ドレス引算回路１０２でグラフィックコントローラ１か
らのアドレスから１１２を引いたアドレスを出力する。
【００１９】この処理の結果、図４の様にＳＡＭ上で、
２本の水平走査画素データを隙間無く連続して格納する
ことができる。
２本の水平走査画素データを隙間無く連続して格納する
ことができる。
【００２０】
【発明の効果】本発明により、表示サイクルの回数を軽
減させることができるため、その分、描画サイクルの時
間に割り当てることができる。結果として、システムの
グラフィックの処理速度を向上させることができる。
減させることができるため、その分、描画サイクルの時
間に割り当てることができる。結果として、システムの
グラフィックの処理速度を向上させることができる。
【図１】本発明の一実施例の表示制御装置の回路構成を
示すブロック図
示すブロック図
【図２】本発明の一実施例の表示制御装置のスクリーン
座標とＶＲＡＭのビットマップを示す図
座標とＶＲＡＭのビットマップを示す図
【図３】従来装置のビットイメージ格納状態を示す図
【図４】本発明の一実施例の表示制御装置のビットイメ
ージ格納状態を示す図
ージ格納状態を示す図
【図５】従来装置のマルチポートＶＲＡＭによる表示制
御状態を示す図
御状態を示す図
１ グラフィックコントローラ ２ マルチポートＶＲＡＭ ３ ディスプレイ ４ アドレス変換回路 １０１ アドレスデコード １０２ アドレス引算回路 １０３ マルチプレクサ
Claims (2)
- 【請求項１】 マルチポートフレームメモリを用いて、
該メモリ内のシリアルアクセスメモリから表示ディスプ
レイに順次、表示画素データを出力する表示制御装置に
おいて、 シリアルアクセスメモリ転送サイクルの際に、複数水平
走査ライン分の表示画素データが連続して１つのシリア
ルアクセスメモリに格納できるように上記マルチポート
フレームメモリに対し、アクセスアドレスを変換可能な
アドレス変換回路を備えた表示制御装置。 - 【請求項２】 上記アドレス変換回路は、上記複数水平
走査ライン分の表示画素データが連続して１つのシリア
ルアクセスメモリに格納できる様に、アドレス変更をす
べき画素か、アドレス変更する必要の無い画素かをアド
レスにより判定できるデコーダ回路と該デコーダ回路で
アドレス変換が必要であると判定された場合にアドレス
変更を行うアドレス演算回路を備えた請求項１記載の表
示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241937A JPH0580729A (ja) | 1991-09-20 | 1991-09-20 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241937A JPH0580729A (ja) | 1991-09-20 | 1991-09-20 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580729A true JPH0580729A (ja) | 1993-04-02 |
Family
ID=17081791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241937A Pending JPH0580729A (ja) | 1991-09-20 | 1991-09-20 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580729A (ja) |
-
1991
- 1991-09-20 JP JP3241937A patent/JPH0580729A/ja active Pending
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