JPH0520290A - マルチプロセツシングシステム - Google Patents
マルチプロセツシングシステムInfo
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- JPH0520290A JPH0520290A JP17389191A JP17389191A JPH0520290A JP H0520290 A JPH0520290 A JP H0520290A JP 17389191 A JP17389191 A JP 17389191A JP 17389191 A JP17389191 A JP 17389191A JP H0520290 A JPH0520290 A JP H0520290A
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Abstract
(57)【要約】
【目的】 簡単なハードウェア構成によって、バスライ
ンを使用中のプロセッサに異常が発生した場合にも異常
状態のプロセッサをバスラインから確実に切り離してシ
ステムの機能停止を防止する。 【構成】 バスライン５を使用中のいずれかのプロセッ
サ21〜2Nに故障が発生した場合、異常状態のプロセッサ
21〜2N内部のリセット発生回路91〜9Nがリセット信号を
発生してＣＰＵ81〜8Nがプロセッサ21〜2Nをリセットす
るとともに、リセット信号の発生に応じて信号線101 〜
10N を介してバス切り離し装置31〜3Nに信号が与えら
れ、バス切り離し装置31〜3Nが異常状態のプロセッサ21
〜2Nをバスライン５から切り離すので、他のプロセッサ
21〜2Nはバスライン５を使用することができる。
ンを使用中のプロセッサに異常が発生した場合にも異常
状態のプロセッサをバスラインから確実に切り離してシ
ステムの機能停止を防止する。 【構成】 バスライン５を使用中のいずれかのプロセッ
サ21〜2Nに故障が発生した場合、異常状態のプロセッサ
21〜2N内部のリセット発生回路91〜9Nがリセット信号を
発生してＣＰＵ81〜8Nがプロセッサ21〜2Nをリセットす
るとともに、リセット信号の発生に応じて信号線101 〜
10N を介してバス切り離し装置31〜3Nに信号が与えら
れ、バス切り離し装置31〜3Nが異常状態のプロセッサ21
〜2Nをバスライン５から切り離すので、他のプロセッサ
21〜2Nはバスライン５を使用することができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサと入
出力装置とを単一のバスラインに接続して時分割処理を
行うマルチプロセッシングシステムに関する。
出力装置とを単一のバスラインに接続して時分割処理を
行うマルチプロセッシングシステムに関する。
【０００２】
【従来の技術】図１は、例えば特開平1-224848号公報に
開示された従来のマルチプロセッシングシステムの構成
を示すブロック図である。図中、21〜2Nはプロセッサで
あって、それぞれがバス切り離し装置31〜3Nを介してバ
スライン５に接続される。バス切り離し装置31〜3Nはそ
れぞれ、対応するプロセッサ21〜2Nがバスライン５の使
用を終了した時点でプロセッサ21〜2Nをバスライン５か
ら切り離す。またバスライン５には複数の入出力装置41
〜4Mが接続されており、バスライン５を介してプロセッ
サ21〜2Nからアクセスされる。
開示された従来のマルチプロセッシングシステムの構成
を示すブロック図である。図中、21〜2Nはプロセッサで
あって、それぞれがバス切り離し装置31〜3Nを介してバ
スライン５に接続される。バス切り離し装置31〜3Nはそ
れぞれ、対応するプロセッサ21〜2Nがバスライン５の使
用を終了した時点でプロセッサ21〜2Nをバスライン５か
ら切り離す。またバスライン５には複数の入出力装置41
〜4Mが接続されており、バスライン５を介してプロセッ
サ21〜2Nからアクセスされる。
【０００３】自己診断信号線61〜6Nは、プロセッサ21〜
2Nが自己の状態を診断した結果得られる信号をプロセッ
サ監視装置１へ伝送する。プロセッサ監視装置１は、こ
の信号に基づいてプロセッサ21〜2Nの状態を監視し、プ
ロセッサ21〜2Nに異常が発生した場合、バス切り離し信
号線71〜7Nを介して、異常状態のプロセッサ21〜2Nに接
続されるバス切り離し装置31〜3Nに信号を与える。バス
切り離し装置31〜3Nはプロセッサ監視装置１からの信号
に応じて、異常が発生したプロセッサ21〜2Nをバスライ
ン５から切り離してバスライン５を解放する。
2Nが自己の状態を診断した結果得られる信号をプロセッ
サ監視装置１へ伝送する。プロセッサ監視装置１は、こ
の信号に基づいてプロセッサ21〜2Nの状態を監視し、プ
ロセッサ21〜2Nに異常が発生した場合、バス切り離し信
号線71〜7Nを介して、異常状態のプロセッサ21〜2Nに接
続されるバス切り離し装置31〜3Nに信号を与える。バス
切り離し装置31〜3Nはプロセッサ監視装置１からの信号
に応じて、異常が発生したプロセッサ21〜2Nをバスライ
ン５から切り離してバスライン５を解放する。
【０００４】以上のような構成のマルチプロセッシング
システムの各プロセッサによるバスラインの使用及び解
放の動作について説明する。入出力装置41〜4Mをアクセ
スする際、プロセッサ21〜2Nはバスライン５の使用要求
信号を出力する。使用要求信号を出力したときに他のプ
ロセッサ21〜2Nがバスライン５を使用している場合、他
のプロセッサ21〜2Nの使用が終了してバスライン５が解
放されるまで待機する。バスライン５が解放されるとバ
スライン５の使用権を獲得して目的の入出力装置41〜4M
をアクセスすることができ、アクセスが終了するとバス
ライン５を解放する。即ち、複数のプロセッサ21〜2Nが
１本のバスライン５を時分割で使用する。また、プロセ
ッサ21〜2Nはそれぞれ自己が正常に動作しているかの自
己診断を定期的に行い、その結果を自己診断信号線61〜
6Nを介してプロセッサ監視装置１へ出力する。
システムの各プロセッサによるバスラインの使用及び解
放の動作について説明する。入出力装置41〜4Mをアクセ
スする際、プロセッサ21〜2Nはバスライン５の使用要求
信号を出力する。使用要求信号を出力したときに他のプ
ロセッサ21〜2Nがバスライン５を使用している場合、他
のプロセッサ21〜2Nの使用が終了してバスライン５が解
放されるまで待機する。バスライン５が解放されるとバ
スライン５の使用権を獲得して目的の入出力装置41〜4M
をアクセスすることができ、アクセスが終了するとバス
ライン５を解放する。即ち、複数のプロセッサ21〜2Nが
１本のバスライン５を時分割で使用する。また、プロセ
ッサ21〜2Nはそれぞれ自己が正常に動作しているかの自
己診断を定期的に行い、その結果を自己診断信号線61〜
6Nを介してプロセッサ監視装置１へ出力する。
【０００５】その際、例えば、プロセッサ2Nに故障が発
生してプロセッサ2Nからの自己診断信号によってプロセ
ッサ監視装置１がプロセッサ2Nの異常を検知した場合、
プロセッサ監視装置１は切り離し装置3Nへバス切り離し
信号線7Nを介して信号を出力し、バス切り離し装置3Nが
プロセッサ2Nをバスライン５から切り離す。これによっ
て、故障等で異常が発生したプロセッサがバスライン５
の使用権を獲得したままバスライン５を解放せずに他の
プロセッサによる使用が不可能となってシステムの機能
が停止することを防止する。
生してプロセッサ2Nからの自己診断信号によってプロセ
ッサ監視装置１がプロセッサ2Nの異常を検知した場合、
プロセッサ監視装置１は切り離し装置3Nへバス切り離し
信号線7Nを介して信号を出力し、バス切り離し装置3Nが
プロセッサ2Nをバスライン５から切り離す。これによっ
て、故障等で異常が発生したプロセッサがバスライン５
の使用権を獲得したままバスライン５を解放せずに他の
プロセッサによる使用が不可能となってシステムの機能
が停止することを防止する。
【０００６】
【発明が解決しようとする課題】従来のマルチプロセッ
シングシステムは以上のような構成であるので、異常状
態のプロセッサをバスラインから切り離すために各プロ
セッサの状態を監視する装置を特別に設けなければなら
ず、ハードウェア数が増加してシステム構成が複雑にな
るとともにコストが高くなるという問題がある。
シングシステムは以上のような構成であるので、異常状
態のプロセッサをバスラインから切り離すために各プロ
セッサの状態を監視する装置を特別に設けなければなら
ず、ハードウェア数が増加してシステム構成が複雑にな
るとともにコストが高くなるという問題がある。
【０００７】さらに、バス切り離し装置に故障等の異常
が発生してプロセッサをバスラインから切り離せなくな
った場合、プロセッサが正常である限りプロセッサ監視
装置ではバスライン切り離しの異常を検知できないの
で、バスラインの使用権を１つのプロセッサが獲得した
ままとなって、他のプロセッサがバスラインを使用でき
なくなり、システムの機能が停止してしまうという危険
性がある。
が発生してプロセッサをバスラインから切り離せなくな
った場合、プロセッサが正常である限りプロセッサ監視
装置ではバスライン切り離しの異常を検知できないの
で、バスラインの使用権を１つのプロセッサが獲得した
ままとなって、他のプロセッサがバスラインを使用でき
なくなり、システムの機能が停止してしまうという危険
性がある。
【０００８】本発明はこのような問題点を解決するため
になされたものであって、プロセッサの状態を監視する
特別な装置を設けることなく簡単なハードウェア構成で
異常状態のプロセッサをバスラインから切り離してシス
テムの機能停止を防止するマルチプロセッシングシステ
ムの提供を目的とする。
になされたものであって、プロセッサの状態を監視する
特別な装置を設けることなく簡単なハードウェア構成で
異常状態のプロセッサをバスラインから切り離してシス
テムの機能停止を防止するマルチプロセッシングシステ
ムの提供を目的とする。
【０００９】
【課題を解決するための手段】本発明のマルチプロセッ
シングシステムは、その異常状態発生時にプロセッサの
内部回路から出力される自己のリセット信号を利用し
て、異常状態のプロセッサをバスラインから切り離すこ
とを特徴とする。また、本発明のマルチプロセッシング
システムは、バスラインの使用終了時にプロセッサをバ
スラインから切り離す装置がバスラインを解放したかを
監視し、バスラインが解放されていない場合にこの装置
に信号を与えて装置をバスラインから切り離してバスラ
インを解放することを特徴とする。
シングシステムは、その異常状態発生時にプロセッサの
内部回路から出力される自己のリセット信号を利用し
て、異常状態のプロセッサをバスラインから切り離すこ
とを特徴とする。また、本発明のマルチプロセッシング
システムは、バスラインの使用終了時にプロセッサをバ
スラインから切り離す装置がバスラインを解放したかを
監視し、バスラインが解放されていない場合にこの装置
に信号を与えて装置をバスラインから切り離してバスラ
インを解放することを特徴とする。
【００１０】
【作用】本発明のマルチプロセッシングシステムは、バ
スライン使用中のプロセッサに故障等の異常が発生した
場合、このプロセッサの内部回路が発生するリセット信
号によってプロセッサをリセットするとともに、リセッ
ト信号の発生に応じて信号を出力し、プロセッサをバス
ラインから切り離す装置がこの信号を受けて異常状態の
プロセッサをバスラインから切り離してバスラインを解
放する。従って、このバスラインに接続されている他の
プロセッサによるバスラインの使用が可能となる。ま
た、本発明のマルチプロセッシングシステムは、バスラ
インを使用中のプロセッサをバスラインから切り離す装
置に故障等の異常が発生した場合、このプロセッサはバ
スラインの使用を終了してもバスラインの使用権が獲得
されたままであることを検知して信号を出力し、この信
号によって切り離し装置がバスラインから切り離され
る。従って、このバスラインに接続されている他のプロ
セッサによるバスラインの使用が可能となる。
スライン使用中のプロセッサに故障等の異常が発生した
場合、このプロセッサの内部回路が発生するリセット信
号によってプロセッサをリセットするとともに、リセッ
ト信号の発生に応じて信号を出力し、プロセッサをバス
ラインから切り離す装置がこの信号を受けて異常状態の
プロセッサをバスラインから切り離してバスラインを解
放する。従って、このバスラインに接続されている他の
プロセッサによるバスラインの使用が可能となる。ま
た、本発明のマルチプロセッシングシステムは、バスラ
インを使用中のプロセッサをバスラインから切り離す装
置に故障等の異常が発生した場合、このプロセッサはバ
スラインの使用を終了してもバスラインの使用権が獲得
されたままであることを検知して信号を出力し、この信
号によって切り離し装置がバスラインから切り離され
る。従って、このバスラインに接続されている他のプロ
セッサによるバスラインの使用が可能となる。
【００１１】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて説明する。図２は、本発明に係るマルチプロセッシ
ングシステムの一実施例の構成を示すブロック図であ
る。図中21〜2Nはプロセッサであって、それぞれがバス
切り離し装置31〜3Nを介してバスライン５に接続され
る。バス切り離し装置31〜3Nはそれぞれ、対応するプロ
セッサ21〜2Nがバスライン５の使用を終了した時点でプ
ロセッサ21〜2Nをバスライン５から切り離す。またバス
ライン５には複数の入出力装置41〜4Mが接続されてお
り、バスライン５を介してプロセッサ21〜2Nからアクセ
スされる。
いて説明する。図２は、本発明に係るマルチプロセッシ
ングシステムの一実施例の構成を示すブロック図であ
る。図中21〜2Nはプロセッサであって、それぞれがバス
切り離し装置31〜3Nを介してバスライン５に接続され
る。バス切り離し装置31〜3Nはそれぞれ、対応するプロ
セッサ21〜2Nがバスライン５の使用を終了した時点でプ
ロセッサ21〜2Nをバスライン５から切り離す。またバス
ライン５には複数の入出力装置41〜4Mが接続されてお
り、バスライン５を介してプロセッサ21〜2Nからアクセ
スされる。
【００１２】プロセッサ21〜2Nは、プロセッサ21〜2Nに
異常が発生した場合にリセット信号を発生するリセット
発生回路91〜9N及びリセット発生回路91〜9Nが発生する
リセット信号を受けてプロセッサ21〜2Nをリセットする
ＣＰＵ81〜8Nをそれぞれ有する。また、リセット信号の
発生に応じて、信号線101 〜10N を介してバス切り離し
装置31〜3Nへ信号が出力され、バス切り離し装置31〜3N
はこの信号に応じて、リセットしたプロセッサ21〜2Nを
バスライン５から切り離してバスライン５を解放する。
異常が発生した場合にリセット信号を発生するリセット
発生回路91〜9N及びリセット発生回路91〜9Nが発生する
リセット信号を受けてプロセッサ21〜2Nをリセットする
ＣＰＵ81〜8Nをそれぞれ有する。また、リセット信号の
発生に応じて、信号線101 〜10N を介してバス切り離し
装置31〜3Nへ信号が出力され、バス切り離し装置31〜3N
はこの信号に応じて、リセットしたプロセッサ21〜2Nを
バスライン５から切り離してバスライン５を解放する。
【００１３】以上のような構成のマルチプロセッシング
システムによる、プロセッサ異常発生時のバスライン解
放の動作について説明する。例えば、プロセッサ2Nが故
障した場合、プロセッサ2N内部のリセット発生回路9Nが
リセット信号を発生し、ＣＰＵ8Nがプロセッサ2Nをリセ
ットする。リセット信号の発生と同時に、信号線10N を
介してバス切り離し装置3Nに信号が出力される。バス切
り離し装置3Nはこの信号によってプロセッサ2Nに故障が
発生したことを検知し、プロセッサ2Nをバスライン５か
ら切り離す。これによって、故障等で異常が発生したプ
ロセッサがバスライン５の使用権を獲得したままバスラ
イン５を解放せずに他のプロセッサによる使用が不可能
となってシステムの機能が停止することを防止する。
システムによる、プロセッサ異常発生時のバスライン解
放の動作について説明する。例えば、プロセッサ2Nが故
障した場合、プロセッサ2N内部のリセット発生回路9Nが
リセット信号を発生し、ＣＰＵ8Nがプロセッサ2Nをリセ
ットする。リセット信号の発生と同時に、信号線10N を
介してバス切り離し装置3Nに信号が出力される。バス切
り離し装置3Nはこの信号によってプロセッサ2Nに故障が
発生したことを検知し、プロセッサ2Nをバスライン５か
ら切り離す。これによって、故障等で異常が発生したプ
ロセッサがバスライン５の使用権を獲得したままバスラ
イン５を解放せずに他のプロセッサによる使用が不可能
となってシステムの機能が停止することを防止する。
【００１４】図３は、本発明に係るマルチプロセッシン
グシステムの他の実施例の構成を示すブロック図であ
る。なお、図２と同一部分には同一符号を付してその説
明を省略する。プロセッサ21〜2Nはバスライン５の使用
終了後にバス切り離し装置31〜3Nを常に監視して自己が
バスライン５から切り離されていることを確認し、ＣＰ
Ｕ81〜8Nはバスライン５の使用が終了したときにバス切
り離し装置31〜3Nがプロセッサ21〜2Nをバスライン５か
ら切り離さない場合、バス切り離し信号線111 〜11N を
介してバス切り離し装置31〜3Nへ信号を出力する。
グシステムの他の実施例の構成を示すブロック図であ
る。なお、図２と同一部分には同一符号を付してその説
明を省略する。プロセッサ21〜2Nはバスライン５の使用
終了後にバス切り離し装置31〜3Nを常に監視して自己が
バスライン５から切り離されていることを確認し、ＣＰ
Ｕ81〜8Nはバスライン５の使用が終了したときにバス切
り離し装置31〜3Nがプロセッサ21〜2Nをバスライン５か
ら切り離さない場合、バス切り離し信号線111 〜11N を
介してバス切り離し装置31〜3Nへ信号を出力する。
【００１５】以上のような構成のマルチプロセッシング
システムによるバス切り離し装置の異常時におけるバス
ライン解放の動作について説明する。例えば、バス切り
離し装置3Nが故障した場合、プロセッサ2Nがバスライン
５の使用を終了してもその使用権を獲得したままである
ことを検知し、ＣＰＵ8Nからバス切り離し信号線11N を
介してバス切り離し装置3Nへ信号を送り、バス切り離し
装置3Nをリセットしてバスライン５から切り離す。これ
によって、故障等で異常が発生したプロセッサがバスラ
イン５の使用権を獲得したままバスライン５を解放せず
に他のプロセッサによる使用が不可能となってシステム
の機能が停止することを防止する。
システムによるバス切り離し装置の異常時におけるバス
ライン解放の動作について説明する。例えば、バス切り
離し装置3Nが故障した場合、プロセッサ2Nがバスライン
５の使用を終了してもその使用権を獲得したままである
ことを検知し、ＣＰＵ8Nからバス切り離し信号線11N を
介してバス切り離し装置3Nへ信号を送り、バス切り離し
装置3Nをリセットしてバスライン５から切り離す。これ
によって、故障等で異常が発生したプロセッサがバスラ
イン５の使用権を獲得したままバスライン５を解放せず
に他のプロセッサによる使用が不可能となってシステム
の機能が停止することを防止する。
【００１６】
【発明の効果】以上のように、本発明に係るマルチプロ
セッシングシステムは、プロセッサが自己の異常状態に
対して内部回路から出力するリセット信号を利用して切
り離し装置が異常状態のプロセッサをバスラインから切
り離すので、プロセッサの状態を監視する特別な装置を
必要としない簡単なハードウェア構成によって、バスラ
イン使用中のプロセッサに異常が発生した場合にもバス
ラインを確実に解放してシステムの機能停止を防止する
という優れた効果を奏する。また、バスラインからプロ
セッサを切り離す装置の故障によってバスラインの使用
を終了してもバスラインの使用権が１つのプロセッサに
獲得されたままである場合に、プロセッサが出力した信
号によって異常状態の装置をバスラインから切り離すの
で、他のプロセッサのバスライン使用を可能にしてシス
テムの機能停止を防止するという優れた効果を奏する。
セッシングシステムは、プロセッサが自己の異常状態に
対して内部回路から出力するリセット信号を利用して切
り離し装置が異常状態のプロセッサをバスラインから切
り離すので、プロセッサの状態を監視する特別な装置を
必要としない簡単なハードウェア構成によって、バスラ
イン使用中のプロセッサに異常が発生した場合にもバス
ラインを確実に解放してシステムの機能停止を防止する
という優れた効果を奏する。また、バスラインからプロ
セッサを切り離す装置の故障によってバスラインの使用
を終了してもバスラインの使用権が１つのプロセッサに
獲得されたままである場合に、プロセッサが出力した信
号によって異常状態の装置をバスラインから切り離すの
で、他のプロセッサのバスライン使用を可能にしてシス
テムの機能停止を防止するという優れた効果を奏する。
【図１】従来のマルチプロセッシングシステムの構成を
示すブロック図である。
示すブロック図である。
【図２】本発明に係るマルチプロセッシングシステムの
一実施例の構成を示すブロック図である。
一実施例の構成を示すブロック図である。
【図３】本発明に係るマルチプロセッシングシステムの
他の実施例の構成を示すブロック図である。
他の実施例の構成を示すブロック図である。
２１〜２Ｎ プロセッサ
３１〜３Ｎ バス切り離し装置
４１〜４Ｍ 入出力装置
５ バスライン
８１〜８Ｎ ＣＰＵ
９１〜９Ｎ リセット発生回路
１０１〜１０Ｎ 信号線
１１１〜１１Ｎ バス切り離し信号線
Claims (2)
- 【請求項１】 複数のプロセッサが単一のバスラインに
接続されており、バスラインを使用していたプロセッサ
からバスラインを解放することによって他のプロセッサ
のバスライン使用を可能となすマルチプロセッシングシ
ステムにおいて、自己の異常を検出した際にその内部回
路からリセット信号を出力して自己をリセットするプロ
セッサと、該プロセッサをバスラインから切り離す切り
離し装置とを備え、前記リセット信号の出力に応じて前
記切り離し装置が前記プロセッサをバスラインから切り
離すことを特徴とするマルチプロセッシングシステム。 - 【請求項２】 複数のプロセッサが単一のバスラインに
接続されており、バスラインを使用していたプロセッサ
をバスラインから切り離す装置が該プロセッサを切り離
してバスラインを解放することによって他のプロセッサ
のバスライン使用を可能となすマルチプロセッシングシ
ステムにおいて、バスラインの使用が終了したときに前
記装置が前記プロセッサをバスラインから切り離したか
否かを監視し、切り離していない場合に信号を出力する
プロセッサと、該信号を受けて前記装置をバスラインか
ら切り離してバスラインを解放する手段とを備えたこと
を特徴とするマルチプロセッシングシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17389191A JPH0520290A (ja) | 1991-07-15 | 1991-07-15 | マルチプロセツシングシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17389191A JPH0520290A (ja) | 1991-07-15 | 1991-07-15 | マルチプロセツシングシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520290A true JPH0520290A (ja) | 1993-01-29 |
Family
ID=15969022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17389191A Pending JPH0520290A (ja) | 1991-07-15 | 1991-07-15 | マルチプロセツシングシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08161279A (ja) * | 1994-12-08 | 1996-06-21 | Nec Corp | マルチプロセッサシステム |
-
1991
- 1991-07-15 JP JP17389191A patent/JPH0520290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08161279A (ja) * | 1994-12-08 | 1996-06-21 | Nec Corp | マルチプロセッサシステム |
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