JPH051973B2 - - Google Patents
Info
- Publication number
- JPH051973B2 JPH051973B2 JP60204034A JP20403485A JPH051973B2 JP H051973 B2 JPH051973 B2 JP H051973B2 JP 60204034 A JP60204034 A JP 60204034A JP 20403485 A JP20403485 A JP 20403485A JP H051973 B2 JPH051973 B2 JP H051973B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- crystal
- thin film
- stacked structure
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 91
- 239000013078 crystal Substances 0.000 claims description 63
- 239000010409 thin film Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 5
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 125000005842 heteroatom Chemical group 0.000 claims description 2
- 239000003779 heat-resistant material Substances 0.000 claims 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 59
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 21
- 238000005468 ion implantation Methods 0.000 description 4
- 238000002109 crystal growth method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は異種の半導体結晶を同一基板上へ選択
成長させる半導体結晶製造法に関する。
成長させる半導体結晶製造法に関する。
［従来の技術］
一般に、半導体デバイス用の半導体結晶を成長
させる場合、デバイスの種類によつては結晶の選
択成長が必要になることがある。すなわち、基板
のある領域に作るデバイスと他の領域に作るデバ
イスの結晶の種類や積層構造などが異なる場合、
基板の適切な位置に適切な種類の半導体結晶を適
切な積層構造で選択的に成長させることが必要で
ある。
させる場合、デバイスの種類によつては結晶の選
択成長が必要になることがある。すなわち、基板
のある領域に作るデバイスと他の領域に作るデバ
イスの結晶の種類や積層構造などが異なる場合、
基板の適切な位置に適切な種類の半導体結晶を適
切な積層構造で選択的に成長させることが必要で
ある。
さらに、一般に半導体結晶成長においては、成
長した結晶をリソグラフイ等のために、いつたん
成長槽の外に取り出し、結晶表面を空気等に曝す
と、その表面は空気中の酸素等で汚染され、それ
を除去するのが難しい。特に半導体結晶成長法の
一種である分子線エピタキシーでは汚染物を除去
する方法はこれまで特になく、そのまま放置され
ている。汚染された表面の上に結晶成長を行う
と、最初に成長した結晶と後で成長した結晶界面
付近にキヤリア・トラツプ等が生じ、そのためキ
ヤリアが異常に減少する、いわゆるキヤリア涸渇
層が生じる。このため、従来は、結晶の再成長を
伴つた半導体積層構造をデバイスに用いることは
難しかつた。例えば、第２図Ｃに示すように、
GaAs基板１の上に不純物を添加しないGaAs（以
下、ｉ−GaAsと略す）層２および不純物を添加
しないAlGaAs（以下、ｉ−AlGaAsと略す）層３
を順次に積層した構造の上の一部分に高濃度のｐ
型不純物を添加したGaAs（以下、p+−GaAsと略
す）層４があり、他の一部に高濃度のｎ型不純物
を添加したGaAs（以下、n+−GaAsと略す）層５
がある構造の結晶をつくることを考えてみる。
長した結晶をリソグラフイ等のために、いつたん
成長槽の外に取り出し、結晶表面を空気等に曝す
と、その表面は空気中の酸素等で汚染され、それ
を除去するのが難しい。特に半導体結晶成長法の
一種である分子線エピタキシーでは汚染物を除去
する方法はこれまで特になく、そのまま放置され
ている。汚染された表面の上に結晶成長を行う
と、最初に成長した結晶と後で成長した結晶界面
付近にキヤリア・トラツプ等が生じ、そのためキ
ヤリアが異常に減少する、いわゆるキヤリア涸渇
層が生じる。このため、従来は、結晶の再成長を
伴つた半導体積層構造をデバイスに用いることは
難しかつた。例えば、第２図Ｃに示すように、
GaAs基板１の上に不純物を添加しないGaAs（以
下、ｉ−GaAsと略す）層２および不純物を添加
しないAlGaAs（以下、ｉ−AlGaAsと略す）層３
を順次に積層した構造の上の一部分に高濃度のｐ
型不純物を添加したGaAs（以下、p+−GaAsと略
す）層４があり、他の一部に高濃度のｎ型不純物
を添加したGaAs（以下、n+−GaAsと略す）層５
がある構造の結晶をつくることを考えてみる。
従来は、第２図ａに示すようにGaAs基板１／
ｉ−GaAs層２／ｉ−AlGaAs層３／p+−GaAs層
４′の４つの層を順次に連続して成長させ、その
後、第２図ｂに示すように選択エツチを行いp+
−GaAs層４の一部分だけを残し、続いて第２図
Ｃに示すように選択再成長によりn+−GaAs層５
を付け加える方法が採られてきた。この場合、ｉ
−AlGaAs層３とp+−GaAs層４との界面６は、
空気に触れることなく結晶成長が行われるため良
質であるが、ｉ−AlGaAs層３とn+−GaAs層５
の界面７はいつたん空気に触れてから選択再成長
がなされるので、良質のものが得られないという
欠点があつた。このため、界面７に電界が加わる
構造のデバイスでは、かかる界面の質の悪さに起
因して電気的特性が劣化してしまうという問題点
があつた。
ｉ−GaAs層２／ｉ−AlGaAs層３／p+−GaAs層
４′の４つの層を順次に連続して成長させ、その
後、第２図ｂに示すように選択エツチを行いp+
−GaAs層４の一部分だけを残し、続いて第２図
Ｃに示すように選択再成長によりn+−GaAs層５
を付け加える方法が採られてきた。この場合、ｉ
−AlGaAs層３とp+−GaAs層４との界面６は、
空気に触れることなく結晶成長が行われるため良
質であるが、ｉ−AlGaAs層３とn+−GaAs層５
の界面７はいつたん空気に触れてから選択再成長
がなされるので、良質のものが得られないという
欠点があつた。このため、界面７に電界が加わる
構造のデバイスでは、かかる界面の質の悪さに起
因して電気的特性が劣化してしまうという問題点
があつた。
あるいは、従来は、第３図ａ〜ｃに示すように
イオン・インプランテーシヨンを用いる方法も用
いられてきた。すなわち、まず、第３図ａに示す
ようにGaAs基板１／ｉ−GaAs層２／ｉ−
AlGaAs層３の上に第２のｉ−GaAs層８をも連
続して成長した積層構造結晶をつくる。次に、第
３図ｂに示すようにｉ−GaAs層８にｐ型不純物
およびｎ型不純物を選択的にイオン・インプラン
テーシヨンして、それぞれ、p+−GaAs層４の領
域およびn+−GaAs層５の領域をつくる。つい
で、第３図ｃに示すように、選択エツチを行う。
イオン・インプランテーシヨンを用いる方法も用
いられてきた。すなわち、まず、第３図ａに示す
ようにGaAs基板１／ｉ−GaAs層２／ｉ−
AlGaAs層３の上に第２のｉ−GaAs層８をも連
続して成長した積層構造結晶をつくる。次に、第
３図ｂに示すようにｉ−GaAs層８にｐ型不純物
およびｎ型不純物を選択的にイオン・インプラン
テーシヨンして、それぞれ、p+−GaAs層４の領
域およびn+−GaAs層５の領域をつくる。つい
で、第３図ｃに示すように、選択エツチを行う。
この方法では、p+−GaAs層４とn+−GaAs層
５に不純物を添加するのにイオン・インプランテ
ーシヨンを用いるので、ｉ−AlGaAs層３とのそ
れぞれの界面６，７付近で不純物濃度が徐々に変
化してしまい、結晶成長によつて積層構造をつく
るのに十分な程度に急峻に不純物濃度が変化しな
い。かかる不純物濃度のダレは、通常数百オング
ストローム以上あるので、極薄層からなる積層構
造半導体にこの方法を適用することは難しい。
５に不純物を添加するのにイオン・インプランテ
ーシヨンを用いるので、ｉ−AlGaAs層３とのそ
れぞれの界面６，７付近で不純物濃度が徐々に変
化してしまい、結晶成長によつて積層構造をつく
るのに十分な程度に急峻に不純物濃度が変化しな
い。かかる不純物濃度のダレは、通常数百オング
ストローム以上あるので、極薄層からなる積層構
造半導体にこの方法を適用することは難しい。
［発明が解決しようとする問題点］
本発明は、同一半導体基板上に異つた半導体薄
膜積層構造結晶を複数種類成長させるにあたり、
上述したような従来技術の問題点を解決し、半導
体薄膜積層構造結晶を構成する各半導体薄層が極
めて薄い場合にも、この積層構造を用いて形成し
たデバイスの電気的特性が、それぞれの積層構造
を独立に形成した場合と同程度に良好となる半導
体結晶製造法を提供することにある。
膜積層構造結晶を複数種類成長させるにあたり、
上述したような従来技術の問題点を解決し、半導
体薄膜積層構造結晶を構成する各半導体薄層が極
めて薄い場合にも、この積層構造を用いて形成し
たデバイスの電気的特性が、それぞれの積層構造
を独立に形成した場合と同程度に良好となる半導
体結晶製造法を提供することにある。
［問題点を解決するための手段］
このような目的を達成するために、本発明は、
半導体基板上に第１の半導体薄膜積層構造結晶を
一様に成長させる第１工程と、その得られた第１
の半導体薄膜積層構造結晶の一部領域を前記半導
体基板に至るまで選択的にエツチングする第２工
程と、該第２の工程によつて露出された前記半導
体基板表面上および前記一部領域以外の領域上に
第２の半導体薄膜積層構造結晶を一様に成長させ
る第３工程と、一部領域以外の領域に成長した第
２の半導体薄膜積層構造結晶を選択的に除去する
第４工程とを具え、第１、第２、第３および第４
工程を順次に行つて、同一の半導体基板の上の異
なる領域に異なる種類の半導体薄膜積層構造結晶
を成長させることを特徴とする。
半導体基板上に第１の半導体薄膜積層構造結晶を
一様に成長させる第１工程と、その得られた第１
の半導体薄膜積層構造結晶の一部領域を前記半導
体基板に至るまで選択的にエツチングする第２工
程と、該第２の工程によつて露出された前記半導
体基板表面上および前記一部領域以外の領域上に
第２の半導体薄膜積層構造結晶を一様に成長させ
る第３工程と、一部領域以外の領域に成長した第
２の半導体薄膜積層構造結晶を選択的に除去する
第４工程とを具え、第１、第２、第３および第４
工程を順次に行つて、同一の半導体基板の上の異
なる領域に異なる種類の半導体薄膜積層構造結晶
を成長させることを特徴とする。
［作用］
本発明によれば、従来不可能であつた、さまざ
まな構造のデバイスを同一基板上に集積化するこ
とが可能になり、高速情報処理装置の飛躍的な性
能向上に役立つ。
まな構造のデバイスを同一基板上に集積化するこ
とが可能になり、高速情報処理装置の飛躍的な性
能向上に役立つ。
［実施例］
以下、図面を参照して本発明を詳細に説明す
る。
る。
本発明方法を説明するにあたり、GaAsを用い
た相補型の半導体−絶縁体−半導体型電界効果ト
ランジスタ（Ｃ−SISFET）をMBEを用いて作
製する場合を例にとる。しかし、本発明は、他の
結晶成長法を用いる場合にも適用できること勿論
である。
た相補型の半導体−絶縁体−半導体型電界効果ト
ランジスタ（Ｃ−SISFET）をMBEを用いて作
製する場合を例にとる。しかし、本発明は、他の
結晶成長法を用いる場合にも適用できること勿論
である。
Ｃ−SISFETは、第１図ｆに示すように、同一
GaAs基板１上にｐ型SISFET８とｎ型SISFET
９をもつ低消費電力型の超高速化合物半導体素子
である。ｐ型SISFET８およびｎ型SISFET９の
いずれもチヤネル層は同じｉ−GaAs層２から成
り、絶縁層はｉ−AlGaAs層３から成る。
GaAs基板１上にｐ型SISFET８とｎ型SISFET
９をもつ低消費電力型の超高速化合物半導体素子
である。ｐ型SISFET８およびｎ型SISFET９の
いずれもチヤネル層は同じｉ−GaAs層２から成
り、絶縁層はｉ−AlGaAs層３から成る。
ゲートがそれぞれp+−GaAs層４、n+−GaAs
層５から構成されるところだけが異なる。ｉ−
AlGaAs層３は数百オングストロームと非常に薄
いので、ゲートのp+−GaAs層４、n+−GaAs層
５と絶縁層のｉ−AlGaAs層３との界面において
不純物濃度を急峻に変化させる必要があり、その
ためにはイオン・インプランテーシヨンでは不可
能である。この場合、選択的な結晶成長法の導入
が必要であり、本発明では以下のようにして選択
成長させる。
層５から構成されるところだけが異なる。ｉ−
AlGaAs層３は数百オングストロームと非常に薄
いので、ゲートのp+−GaAs層４、n+−GaAs層
５と絶縁層のｉ−AlGaAs層３との界面において
不純物濃度を急峻に変化させる必要があり、その
ためにはイオン・インプランテーシヨンでは不可
能である。この場合、選択的な結晶成長法の導入
が必要であり、本発明では以下のようにして選択
成長させる。
第１図ａに示すように、最初にGaAs基板１の
上にｉ−GaAs層２、ｉ−AlGaAs層３およびp+
−GaAs層４からなる積層構造結晶を真空中で連
続して成長させる。それをMBE装置から取出し
てWN１０の薄膜を付着させる。このようにして
真空中で連続工程により形成した構造のｉ−
GaAs層２とｉ−AlGaAs層３との界面１１、
AlGaAs層３とp+−GaAs層４との界面６の界面
状態はともに良好であり、電子トラツプ等は問題
にならないぐらいに少ない。したがつて、この積
層構造結晶を用いて、以下に述べるようなプロセ
スを経て作製されるｐ−SISFET８は良好な電気
的特性を示す。
上にｉ−GaAs層２、ｉ−AlGaAs層３およびp+
−GaAs層４からなる積層構造結晶を真空中で連
続して成長させる。それをMBE装置から取出し
てWN１０の薄膜を付着させる。このようにして
真空中で連続工程により形成した構造のｉ−
GaAs層２とｉ−AlGaAs層３との界面１１、
AlGaAs層３とp+−GaAs層４との界面６の界面
状態はともに良好であり、電子トラツプ等は問題
にならないぐらいに少ない。したがつて、この積
層構造結晶を用いて、以下に述べるようなプロセ
スを経て作製されるｐ−SISFET８は良好な電気
的特性を示す。
次に、第１図ｂに示すようにｐ−SISFET８に
対応する領域を残して他の部分をGaAs基板１の
途中まで選択的にエツチングする。このエツチン
グはケミカル・エツチ、ドライ・エツチあるいは
その組合せ等で行う。次に、第１図ｃに示すよう
に、GaAs基板１の切除部分の上にｎ−SISFET
９用の積層構造結晶を一様に積み増しする。すな
わち、ｉ−GaAs層２′、ｉ−AlGaAs層３′およ
びn+−GaAs層５を連続して順次に真空中で成長
させる。ここで、層２′，３′，４′の各上面は層
２，３，４の各上面とほぼ面一にする。ｎ−
SISFET９の領域におけるGaAs基板１が表面に
露出した領域には再成長に当り単結晶が成長する
が、WN薄膜１０上には多結晶半導体１３が成長
する。ｎ−SISFET９に用いるため、このように
してGaAs基板１上に再成長させた積層構造結晶
は、最初に成長させたｐ−SISFET８用の結晶と
同様に良質なものである。すなわち、ｉ−GaAs
層２′とｉ−AlGaAs層３′との界面１１′および
ｉ−AlGaAs層３′とn+−GaAs層５との界面７は
ともに良好であり、これを用いて作製するFET
は良好な電気的特性を示す。GaAs基板１とｉ−
GaAs層２′との界面１２は、再成長する前に大
気等に触れるので、トラツプ等が多く、電気的な
特性が悪い。しかしながら、ｉ−GaAs層２′は、
GaAs基板１と上部構造との間にあつて、界面１
２にある結晶の乱れ、不純物、トラツプ等が上部
構造に延びるのを防ぐバツフア層としての役割を
果すように比較的厚く（約1μm）設けるので、界
面１２付近の結晶の質が悪くても上部構造を用い
てつくるSISFET９の電気的特性には何ら悪影響
がない。
対応する領域を残して他の部分をGaAs基板１の
途中まで選択的にエツチングする。このエツチン
グはケミカル・エツチ、ドライ・エツチあるいは
その組合せ等で行う。次に、第１図ｃに示すよう
に、GaAs基板１の切除部分の上にｎ−SISFET
９用の積層構造結晶を一様に積み増しする。すな
わち、ｉ−GaAs層２′、ｉ−AlGaAs層３′およ
びn+−GaAs層５を連続して順次に真空中で成長
させる。ここで、層２′，３′，４′の各上面は層
２，３，４の各上面とほぼ面一にする。ｎ−
SISFET９の領域におけるGaAs基板１が表面に
露出した領域には再成長に当り単結晶が成長する
が、WN薄膜１０上には多結晶半導体１３が成長
する。ｎ−SISFET９に用いるため、このように
してGaAs基板１上に再成長させた積層構造結晶
は、最初に成長させたｐ−SISFET８用の結晶と
同様に良質なものである。すなわち、ｉ−GaAs
層２′とｉ−AlGaAs層３′との界面１１′および
ｉ−AlGaAs層３′とn+−GaAs層５との界面７は
ともに良好であり、これを用いて作製するFET
は良好な電気的特性を示す。GaAs基板１とｉ−
GaAs層２′との界面１２は、再成長する前に大
気等に触れるので、トラツプ等が多く、電気的な
特性が悪い。しかしながら、ｉ−GaAs層２′は、
GaAs基板１と上部構造との間にあつて、界面１
２にある結晶の乱れ、不純物、トラツプ等が上部
構造に延びるのを防ぐバツフア層としての役割を
果すように比較的厚く（約1μm）設けるので、界
面１２付近の結晶の質が悪くても上部構造を用い
てつくるSISFET９の電気的特性には何ら悪影響
がない。
次に第１図ｄに示すように、WN薄膜１０上の
多結晶半導体１３を選択エツチングで除去する。
この際、多結晶半導体１３は単結晶半導体である
n+−GaAs層５に比べて極めてエツチングされ易
いので、この性質を利用すると選択エツチングを
マスクなしで行うことができる。また、WN薄膜
１０は多結晶半導体１３とはエツチ・レートが著
しく異なるため、エツチ・ストツプとしても有用
である。なお、WN薄膜１０は必ずしも必要でな
いことは以上の説明から明らかである。すなわち
WN薄膜１０はｐ−SISFET８の領域に再成長し
た半導体を効果的に除去するための手段であり、
本質的に必要ではない。
多結晶半導体１３を選択エツチングで除去する。
この際、多結晶半導体１３は単結晶半導体である
n+−GaAs層５に比べて極めてエツチングされ易
いので、この性質を利用すると選択エツチングを
マスクなしで行うことができる。また、WN薄膜
１０は多結晶半導体１３とはエツチ・レートが著
しく異なるため、エツチ・ストツプとしても有用
である。なお、WN薄膜１０は必ずしも必要でな
いことは以上の説明から明らかである。すなわち
WN薄膜１０はｐ−SISFET８の領域に再成長し
た半導体を効果的に除去するための手段であり、
本質的に必要ではない。
続いて、ｐ−SISFET８の領域にあつてはWN
薄膜１０とp+−GaAs層４を、およびｎ−
SISFET９領域にあつてはn+−GaAs層５を、そ
れぞれ、選択的にエツチしてゲートを形成する。
薄膜１０とp+−GaAs層４を、およびｎ−
SISFET９領域にあつてはn+−GaAs層５を、そ
れぞれ、選択的にエツチしてゲートを形成する。
次に、第１図ｅに示すように、n+−GaAs層５
およびWN薄膜１０／ｐ−GaAs層４をマスクと
してのセルフ・アライメントでイオン・インプラ
ンテーシヨンによるドーピングを行い、ソースお
よびドレイン領域用のp+領域１４およびn+領域
１５をそれぞれ形成する。
およびWN薄膜１０／ｐ−GaAs層４をマスクと
してのセルフ・アライメントでイオン・インプラ
ンテーシヨンによるドーピングを行い、ソースお
よびドレイン領域用のp+領域１４およびn+領域
１５をそれぞれ形成する。
次に、第１図ｆに示すように、領域１４および
１５のうちAlGaAs層３，３′の部分を、n+−
GaAsゲート５，p+−GaAsゲート４の周辺を除
いて除去して、その除去部分にオーミツク電極１
６，１６′を形成し、以上によりＣ−SISFETを
構成する。なお、このAlGaAs層３，３′の部分
のエツチングは必ずしも必要ではない。
１５のうちAlGaAs層３，３′の部分を、n+−
GaAsゲート５，p+−GaAsゲート４の周辺を除
いて除去して、その除去部分にオーミツク電極１
６，１６′を形成し、以上によりＣ−SISFETを
構成する。なお、このAlGaAs層３，３′の部分
のエツチングは必ずしも必要ではない。
以上、本発明による方法をGaAs Ｃ−SISFET
作製法に応用した場合について説明したが、本発
明中でｉ−GaAs，ｉ−AlGaAsと指定した半導
体薄膜はそれぞれ、少量の不純物を含むGaAs、
少量の不純物を含むAlGaAsと置きかえても同等
の効果が得られることは明らかである。すなわ
ち、各層２，３および４は、それぞれ、低不純物
濃度の第１の半導体の薄膜、この第１の半導体よ
りバンド・ギヤツプの大きい低不純物濃度の第２
の半導体の薄膜、およびこの第２の半導体より低
抵抗の材料あるいは第１の半導体より不純物濃度
の大きい第３の半導体薄膜で構成することができ
る。また、WNと指定した薄膜はSiO2，Ｗ，Si3
N4，WxSi1-x等の耐熱性の薄膜に置き換えても
よいことは明らかである。
作製法に応用した場合について説明したが、本発
明中でｉ−GaAs，ｉ−AlGaAsと指定した半導
体薄膜はそれぞれ、少量の不純物を含むGaAs、
少量の不純物を含むAlGaAsと置きかえても同等
の効果が得られることは明らかである。すなわ
ち、各層２，３および４は、それぞれ、低不純物
濃度の第１の半導体の薄膜、この第１の半導体よ
りバンド・ギヤツプの大きい低不純物濃度の第２
の半導体の薄膜、およびこの第２の半導体より低
抵抗の材料あるいは第１の半導体より不純物濃度
の大きい第３の半導体薄膜で構成することができ
る。また、WNと指定した薄膜はSiO2，Ｗ，Si3
N4，WxSi1-x等の耐熱性の薄膜に置き換えても
よいことは明らかである。
さらに、本発明による方法はInP，InGaAs等
の他の半導体材料のＣ−SISFETにも応用できる
ことも明らかである。またＣ−SISFETのみなら
ず、シヨツトキー・ゲート電界効果トランジス
タ、ヘテロ・バイポーラ・トランジスタ、
HEMT素子、半導体レーザ、ダイオードまたは
これらを集積化した装置等、他の半導体装置の作
製にも有効に応用できることも明らかである。
の他の半導体材料のＣ−SISFETにも応用できる
ことも明らかである。またＣ−SISFETのみなら
ず、シヨツトキー・ゲート電界効果トランジス
タ、ヘテロ・バイポーラ・トランジスタ、
HEMT素子、半導体レーザ、ダイオードまたは
これらを集積化した装置等、他の半導体装置の作
製にも有効に応用できることも明らかである。
［発明の効果］
以上から明らかなように、本発明によれば、同
一半導体基板の上に異なつた各種の半導体装置を
集積化することが可能になり、それにより構成さ
れたデバイスの電気的特性は、それぞれの積層構
造を独立して形成した場合と同程度に良好なもの
となるので、超高速情報処理、超高速通信装置の
技術分野で用いる半導体装置を製造するのに貢献
するところ極めて大なるものである。
一半導体基板の上に異なつた各種の半導体装置を
集積化することが可能になり、それにより構成さ
れたデバイスの電気的特性は、それぞれの積層構
造を独立して形成した場合と同程度に良好なもの
となるので、超高速情報処理、超高速通信装置の
技術分野で用いる半導体装置を製造するのに貢献
するところ極めて大なるものである。
第１図は本発明による半導体結晶製造法の一実
施例の順次の工程を示す概略断面図、第２図およ
び第３図は従来技術による半導体結晶製造法の概
略図である。 １……GaAs基板、２……不純物を添加しない
GaAs、３……不純物を添加しないAlGaAs、４
……p+型GaAs、５……n+型GaAs、６，７，１
１，１２……２種類の半導体の間の界面、８……
ｐチヤネル電界効果トランジスタ、９……ｎチヤ
ネル電界効果トランジスタ、１０……WN薄膜、
１３……多結晶半導体、１４……p+領域、１５
……n+領域、１６……オーミツク電極。
施例の順次の工程を示す概略断面図、第２図およ
び第３図は従来技術による半導体結晶製造法の概
略図である。 １……GaAs基板、２……不純物を添加しない
GaAs、３……不純物を添加しないAlGaAs、４
……p+型GaAs、５……n+型GaAs、６，７，１
１，１２……２種類の半導体の間の界面、８……
ｐチヤネル電界効果トランジスタ、９……ｎチヤ
ネル電界効果トランジスタ、１０……WN薄膜、
１３……多結晶半導体、１４……p+領域、１５
……n+領域、１６……オーミツク電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に第１の半導体薄膜積層構造結
晶を一様に成長させる第１工程と、その得られた
第１の半導体薄膜積層構造結晶の一部領域を前記
半導体基板に至るまで選択的にエツチングする第
２工程と、該第２の工程によつて露出された前記
半導体基板表面上および前記一部領域以外の領域
上に第２の半導体薄膜積層構造結晶を一様に成長
させる第３工程と、前記一部領域以外の領域に成
長した前記第２の半導体薄膜積層構造結晶を選択
的に除去する第４工程とを具え、前記第１、第
２、第３および第４工程を順次に行つて、同一の
半導体基板の上の異なる領域に異なる種類の半導
体薄膜積層構造結晶を成長させることを特徴とす
る半導体結晶製造法。 ２ 特許請求の範囲第１項記載の方法において、
前記第１および第２の半導体薄膜積層構造結晶を
分子線エピタキシにより成長させることを特徴と
する半導体結晶製造法。 ３ 特許請求の範囲第１項記載の方法において、
前記半導体基板はその上に成長させた半導体バツ
フア層をも含むことを特徴とする半導体結晶製造
法。 ４ 特許請求の範囲第１項記載の方法において、
前記第１の半導体薄膜積層構造結晶の上にさらに
耐熱性物質薄膜を成長させて当該耐熱性物質薄膜
の上に成長する前記第２の半導体薄膜積層構造結
晶を多結晶化させることにより、前記第２の半導
体薄膜積層構造結晶の選択的除去を容易ならしめ
るようにしたことを特徴とする半導体結晶製造
法。 ５ 特許請求の範囲第１項記載の方法において、
前記半導体薄膜積層構造結晶を、前記半導体基板
上に順次に配置された低不純物濃度の第１の半導
体、該第１の半導体よりバンドギヤツプが大きい
低不純物濃度の第２の半導体、および前記第２の
半導体より低抵抗の材料または前記第１の半導体
より不純物濃度が大きい第３の半導体のそれぞれ
の薄膜で構成されたことを特徴とする半導体結晶
製造法。 ６ 特許請求の範囲第１項記載の方法において、
前記異なる種類の半導体薄膜積層構造結晶は、同
一種類のｎ型およびｐ型素子を作製するための結
晶であることを特徴とする半導体結晶製造法。 ７ 特許請求の範囲第１項記載の方法において、
前記異なる種類の半導体薄膜積層構造結晶は、シ
ヨツトキー・ゲート型電界効果トランジスタ、
HEMT素子、ヘテロバイポーラ・トランジスタ、
半導体レーザ・ダイオードのうちの少なくとも２
つを作製するための結晶であることを特徴とする
半導体結晶製造法。 ８ 特許請求の範囲第４項記載の方法において、
前記耐熱性物質薄膜はＷ，WN，WxSi1-x，
SiO2，Si3N4のいずれかであることを特徴とする
半導体結晶製造法。 ９ 特許請求の範囲第１項記載の方法において、
さらに、前記同一の半導体基板の上の異なる領域
に成長させた異なる種類の半導体薄膜積層構造結
晶の任意の一部領域を前記半導体基板に至るまで
選択的にエツチングする工程と、露出された前記
半導体基板表面上および前記任意の一部領域以外
の領域上に他の半導体薄膜積層構造結晶を一様に
成長させる工程と、前記任意の一部領域以外の領
域に成長した前記他の半導体薄膜積層構造結晶を
選択的に除去する工程とを少なくとも１回順次に
行うことを特徴とする半導体結晶製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20403485A JPS6265320A (ja) | 1985-09-14 | 1985-09-14 | 半導体結晶製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20403485A JPS6265320A (ja) | 1985-09-14 | 1985-09-14 | 半導体結晶製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265320A JPS6265320A (ja) | 1987-03-24 |
| JPH051973B2 true JPH051973B2 (ja) | 1993-01-11 |
Family
ID=16483655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20403485A Granted JPS6265320A (ja) | 1985-09-14 | 1985-09-14 | 半導体結晶製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265320A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5490032A (en) * | 1977-12-28 | 1979-07-17 | Mitsubishi Electric Corp | Plasma etching method |
| JPS584923A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | イオンビ−ムを照射してなす選択的積層体の形成方法 |
-
1985
- 1985-09-14 JP JP20403485A patent/JPS6265320A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5490032A (en) * | 1977-12-28 | 1979-07-17 | Mitsubishi Electric Corp | Plasma etching method |
| JPS584923A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | イオンビ−ムを照射してなす選択的積層体の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6265320A (ja) | 1987-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7829957B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH01204411A (ja) | 半導体装置の製造方法 | |
| JP2630446B2 (ja) | 半導体装置及びその製造方法 | |
| JP3368449B2 (ja) | 半導体装置及びその製造方法 | |
| JP2701583B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| JP3381787B2 (ja) | 半導体装置およびその製造方法 | |
| JP2626220B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH051973B2 (ja) | ||
| JP2759526B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05335346A (ja) | 半導体装置及びその製造方法 | |
| JP2757364B2 (ja) | 半導体装置 | |
| JPH0969611A (ja) | 半導体装置およびその製造方法 | |
| JP2745624B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2633009B2 (ja) | 化合物半導体電界効果トランジスタとその製造方法 | |
| JP2616032B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS62204578A (ja) | 電界効果トランジスタの製造方法 | |
| JPS5918679A (ja) | 半導体装置 | |
| JPH01283943A (ja) | 化合物半導体集積回路およびその製造方法 | |
| JPH0951093A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02199843A (ja) | 化合物半導体装置およびその製造方法 | |
| JPH0922998A (ja) | 半導体装置及びその製造方法 | |
| JPH07263643A (ja) | 半導体装置及びその製造方法 | |
| JPH0123955B2 (ja) | ||
| JPH03220730A (ja) | 半導体集積回路装置の製造方法 | |
| JPH02237049A (ja) | 半導体集積装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |