JPS6265320A - 半導体結晶製造法 - Google Patents
半導体結晶製造法Info
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- JPS6265320A JPS6265320A JP20403485A JP20403485A JPS6265320A JP S6265320 A JPS6265320 A JP S6265320A JP 20403485 A JP20403485 A JP 20403485A JP 20403485 A JP20403485 A JP 20403485A JP S6265320 A JPS6265320 A JP S6265320A
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- crystal
- thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は異種の半導体結晶を同一基板上へ選択成長させ
る半導体結晶製造法に関する。
る半導体結晶製造法に関する。
［従来の技術］
一般に、半導体デバイス用の半導体結晶を成長させる場
合、デバイスの種類によっては結晶の選択成長が必要に
なることがある。すなわち、基板のある領域に作るデバ
イスと他の領域に作るデバイスの結晶の種類や積層構造
などが異なる場合、基板の適切な位置に適切な種類の半
導体結晶を適切な積層構造で選択的に成長させることが
必要である。
合、デバイスの種類によっては結晶の選択成長が必要に
なることがある。すなわち、基板のある領域に作るデバ
イスと他の領域に作るデバイスの結晶の種類や積層構造
などが異なる場合、基板の適切な位置に適切な種類の半
導体結晶を適切な積層構造で選択的に成長させることが
必要である。
さらに、一般に半導体結晶成長においては、成長した結
晶をリングラフィ等のために、いったん成長槽の外に取
り出し、結晶表面を空気等に曝すと、その表面は空気中
の酸素等で汚染され、それを除去するのが難しい、特に
半導体結晶成長法の一種である分子線エピタキシーでは
汚染物を除去する方法はこれまで特になく、そのまま放
置されている。汚染された表面の１に結晶成長を行うと
、最初に成長した結晶と後で成長した結晶界面付近にキ
ャリアΦトラップ等が生じ、そのためキャリアが異常に
減少する、いわゆるキャリア涸渇層が生じる。このため
、従来は、結晶の再成長を伴った半導体積層構造をデバ
イスに用いることは難しかった０例えば、第２図（Ｃ）
に示すよう１仁、ＧａＡｓ基板ｌの上に不純物を添加し
ないＧａＡｓ（以下、１−ＧａＡｓと略す）層２および
不純物を添加しないＡ立ＧａＡｓ （以下、ｉ−ＡＭＧ
ａＡｓと略す）層３を順次にａ層した構造の上の一部分
に高濃度のｐ型不純物を添加したＧａＡｓ （以下、ｐ
”−ＧａＡｓと略す）層４があり、他の一部に高濃度の
ｎ型不純物を添加したＧａＡｓ （以下、ｎ” −Ｇａ
Ａｓと略す）層５がある構造の結晶をつくることを考え
てみる。
晶をリングラフィ等のために、いったん成長槽の外に取
り出し、結晶表面を空気等に曝すと、その表面は空気中
の酸素等で汚染され、それを除去するのが難しい、特に
半導体結晶成長法の一種である分子線エピタキシーでは
汚染物を除去する方法はこれまで特になく、そのまま放
置されている。汚染された表面の１に結晶成長を行うと
、最初に成長した結晶と後で成長した結晶界面付近にキ
ャリアΦトラップ等が生じ、そのためキャリアが異常に
減少する、いわゆるキャリア涸渇層が生じる。このため
、従来は、結晶の再成長を伴った半導体積層構造をデバ
イスに用いることは難しかった０例えば、第２図（Ｃ）
に示すよう１仁、ＧａＡｓ基板ｌの上に不純物を添加し
ないＧａＡｓ（以下、１−ＧａＡｓと略す）層２および
不純物を添加しないＡ立ＧａＡｓ （以下、ｉ−ＡＭＧ
ａＡｓと略す）層３を順次にａ層した構造の上の一部分
に高濃度のｐ型不純物を添加したＧａＡｓ （以下、ｐ
”−ＧａＡｓと略す）層４があり、他の一部に高濃度の
ｎ型不純物を添加したＧａＡｓ （以下、ｎ” −Ｇａ
Ａｓと略す）層５がある構造の結晶をつくることを考え
てみる。
従来は、第２図（ａ）に示すようにＧａＡｓ基板１／ｉ
−ＧａＡｓ基板１ ２ ／ ｉ −Ａ４
ＧａＡｓ層 ３ ／ ｐ” −ＣｒａＡｓ＠
４′の４つの層を順次に連続して成長させ、その後、第
２図（ｂ）に示すように選択エッチを行いｐ◆−ＧａＡ
ｓ層４の一部分だけを残し、続いて第２図（Ｃ）に示す
ように選択再成長によりｎ◆−ＧａＡｓ層５を付は加え
る方法が採られてきた。この場合、［−Ａ１ＧａＡｓＦ
３とｐ”−ＧａＡｓ層２ｉｉ） ４との界面６は、空気
に触れることなく結晶成長が行われるため良質であるが
、ｉ−Ａ見ＧａＡｓ層３とｎ”−ＧａＡｓ層５の界面７
はいったん空気に触れてから選択再成長がなされるので
、良質のものが得られないという欠点があった。このた
め、界面７に電界が加わる構造のデバイスでは、かかる
界面の質の悪さに起因して電気的特性が劣化してしまう
という問題点がｈつた・ あるいは、従来は、第３図（ａ）〜（ｃ）に示すように
イオン舎インプランテーションを用いる方法も用いられ
てきた。すなわち、まず、第３図（ａ）に示すようにＧ
ａＡｓ基板１ ／ ｔ −ＧａＡｓ層２／ｉ−Ａ文Ｇａ
Ａｓ層３の上に第２のｉ −ＧａＡｓ層８をも連続して
成長した積層構造結晶をつくる０次に、第３図（ｂ）に
示すように１−Ｇａｌｓ層８にｐ型不純物およびｎ型不
純物を選択的にイオン・インプランテーションして、そ
れぞれ、ｐ” −ＧａＡｓ層４の領域およびｎ”−Ｇａ
Ａｓ層５の領域をつくる。ついで。
−ＧａＡｓ基板１ ２ ／ ｉ −Ａ４
ＧａＡｓ層 ３ ／ ｐ” −ＣｒａＡｓ＠
４′の４つの層を順次に連続して成長させ、その後、第
２図（ｂ）に示すように選択エッチを行いｐ◆−ＧａＡ
ｓ層４の一部分だけを残し、続いて第２図（Ｃ）に示す
ように選択再成長によりｎ◆−ＧａＡｓ層５を付は加え
る方法が採られてきた。この場合、［−Ａ１ＧａＡｓＦ
３とｐ”−ＧａＡｓ層２ｉｉ） ４との界面６は、空気
に触れることなく結晶成長が行われるため良質であるが
、ｉ−Ａ見ＧａＡｓ層３とｎ”−ＧａＡｓ層５の界面７
はいったん空気に触れてから選択再成長がなされるので
、良質のものが得られないという欠点があった。このた
め、界面７に電界が加わる構造のデバイスでは、かかる
界面の質の悪さに起因して電気的特性が劣化してしまう
という問題点がｈつた・ あるいは、従来は、第３図（ａ）〜（ｃ）に示すように
イオン舎インプランテーションを用いる方法も用いられ
てきた。すなわち、まず、第３図（ａ）に示すようにＧ
ａＡｓ基板１ ／ ｔ −ＧａＡｓ層２／ｉ−Ａ文Ｇａ
Ａｓ層３の上に第２のｉ −ＧａＡｓ層８をも連続して
成長した積層構造結晶をつくる０次に、第３図（ｂ）に
示すように１−Ｇａｌｓ層８にｐ型不純物およびｎ型不
純物を選択的にイオン・インプランテーションして、そ
れぞれ、ｐ” −ＧａＡｓ層４の領域およびｎ”−Ｇａ
Ａｓ層５の領域をつくる。ついで。
第３図（Ｃ）に示すように、選択エッチを行う。
この方法では、ｐ◆−ＧａＡｓ層４とｎ”−ＧａＡｓ層
５に不純物を添加するのにイオン・インブランテーシ、
ンを用いるので、ｉ −ＡｕＧａＡｓ層３とのそれぞれ
の界面６．７付近で不純物濃度が徐々に変化してしまい
、結晶成長によって積層構造をつくるφに十分な程度に
急峻に不純物濃度が変化しない、かかる不純物濃度のダ
レは、通常数百オングネトローム以上あるので、極薄層
からなる積層構造半導体にこの方法を適用することは難
しい。
５に不純物を添加するのにイオン・インブランテーシ、
ンを用いるので、ｉ −ＡｕＧａＡｓ層３とのそれぞれ
の界面６．７付近で不純物濃度が徐々に変化してしまい
、結晶成長によって積層構造をつくるφに十分な程度に
急峻に不純物濃度が変化しない、かかる不純物濃度のダ
レは、通常数百オングネトローム以上あるので、極薄層
からなる積層構造半導体にこの方法を適用することは難
しい。
［発明が解決しようとする問題点］
本発明は、同一半導体基板上に異った半導体薄膜積層構
造結晶を複数種類成長させるにあたり、上述したような
従来技術の問題点を解決し、半導体薄膜積層構造結晶を
構成する各半導体薄層が極めて薄い場合にも、この積層
構造を用いて形成したデバイスの電気的特性が、それぞ
れの積層構造を独立に形成した場合と同程度に良好とな
る半導体結晶製造法を提供することにある。
造結晶を複数種類成長させるにあたり、上述したような
従来技術の問題点を解決し、半導体薄膜積層構造結晶を
構成する各半導体薄層が極めて薄い場合にも、この積層
構造を用いて形成したデバイスの電気的特性が、それぞ
れの積層構造を独立に形成した場合と同程度に良好とな
る半導体結晶製造法を提供することにある。
［問題点を解決するための手段〕
このような目的を連成するために１本発明は、半導体基
板上に第１の半一導体薄膜積層構造結晶を一様に成長さ
せる第１工程と、その得られた第１の表面の一部望域を
半導体基板に至るまで選択的にエツチングする第２工程
と、第２の半導体薄膜積層構造結晶を一様に成長させる
第３工程と、一部領域以外の領域に成長した第２の半導
体薄膜積層構造結晶を選択的に除去する第４工程とを具
え、第１．第２．第３および第４工程を順次に繰返し行
って、同一の半導体基板の上の異なる領域に異なる種類
の半導体薄膜積層構造結晶を成長させることを特徴とす
る。
板上に第１の半一導体薄膜積層構造結晶を一様に成長さ
せる第１工程と、その得られた第１の表面の一部望域を
半導体基板に至るまで選択的にエツチングする第２工程
と、第２の半導体薄膜積層構造結晶を一様に成長させる
第３工程と、一部領域以外の領域に成長した第２の半導
体薄膜積層構造結晶を選択的に除去する第４工程とを具
え、第１．第２．第３および第４工程を順次に繰返し行
って、同一の半導体基板の上の異なる領域に異なる種類
の半導体薄膜積層構造結晶を成長させることを特徴とす
る。
［作 用コ
本発明によれば、従来不可能であった、さまざまな構造
のデバイスを同一基板上に集積化することが可能になり
、高速情報処理装置の飛躍的な性能向上に役立つ。
のデバイスを同一基板上に集積化することが可能になり
、高速情報処理装置の飛躍的な性能向上に役立つ。
［実施例］
以下、図面を参照して本発明の詳細な説明する。
本発明方法を説明するにあたり、ＧａＡｓを用いた相補
型の半導体−絶縁体−半導体型電界効果トランジスタ（
Ｃ−９ＩＳＦＥＴ）をＭＢＥを用いて作製する場合を例
にとる。しかし、本発明は、他の結晶成長法を用いる場
合にも適用できること勿論である。
型の半導体−絶縁体−半導体型電界効果トランジスタ（
Ｃ−９ＩＳＦＥＴ）をＭＢＥを用いて作製する場合を例
にとる。しかし、本発明は、他の結晶成長法を用いる場
合にも適用できること勿論である。
Ｃ−９ＩＳＦＥＴは、第１図（ｆ）に示すように、同一
〇＆Ａｓ基板ｌ上にｐ型５ＩＳＦＥ〒８とｎ型Ｓ ｌ５
ＦＥＴ９をもＪ低消費電力型の超高速化合物半導体素子
である。 ＰｆｆｉＳＩＳＦＥＴ８ オヨびｎ ｌｊ
ｌ ５ＩＳＦＥＴ９０’） イずれもチャネル層は同じ
１−ＧａＡｓ層２から成り、絶縁層は１−ＡｕＧａＡｓ
層３から成る。
〇＆Ａｓ基板ｌ上にｐ型５ＩＳＦＥ〒８とｎ型Ｓ ｌ５
ＦＥＴ９をもＪ低消費電力型の超高速化合物半導体素子
である。 ＰｆｆｉＳＩＳＦＥＴ８ オヨびｎ ｌｊ
ｌ ５ＩＳＦＥＴ９０’） イずれもチャネル層は同じ
１−ＧａＡｓ層２から成り、絶縁層は１−ＡｕＧａＡｓ
層３から成る。
ゲートがそれぞれｐ◆−ＧａＡｓ層４、ｎ”−ＧａＡｓ
層５から構成されるところだけが異なる。
層５から構成されるところだけが異なる。
１−ＡｕＧａＡｓ層３は数百オングストロームと非常に
薄いので、ゲートのｐ”−ＧａＡｓ層４、ｎ”−ＧａＡ
ｓ層５と絶縁層のｉ −ＡｆＬＧａＡｇ層３との界面に
おいて不純物濃度を急峻に変化させる必要があり、その
ためにはイオン番インプランテーションでは不可能であ
る。この場合、ｙ４択的な結晶成長法の導入が必要であ
り、本発明では以下のようにして選択成長させる。
薄いので、ゲートのｐ”−ＧａＡｓ層４、ｎ”−ＧａＡ
ｓ層５と絶縁層のｉ −ＡｆＬＧａＡｇ層３との界面に
おいて不純物濃度を急峻に変化させる必要があり、その
ためにはイオン番インプランテーションでは不可能であ
る。この場合、ｙ４択的な結晶成長法の導入が必要であ
り、本発明では以下のようにして選択成長させる。
第１図（ａ）に示すように、最初にＧａＡｓ基板ｌの上
に１−ＧａＡｓ層２）ｉ −ＡＬ；ＬＧａＡｓＦＪ ３
およびｐ÷−ＧａＡｓ層４からなる積層構造結晶を真空
中で連続して成長させる。それをＭＢＥ装置から取出し
て１１１ＮＩＱのｔＪ膜を付着させる。このようにして
真空中で連続工程により形成した構造の１−ＧａＡｓ層
２と％ −ＡＭ ＧａＡｓ！ ３との界面１１、Ａ ４
１ ＧａＡｓ層３と小◆−ＧａＡｓ層４との界面６の界
面状態はともに良好であり、電子トラップ等は問題にな
らないぐらいｔこ少ない、したがって、この積層構造結
晶を用いて、以下に述べるようなプロセスを経て作製さ
れるｐ −５ＩＳＦＥＴ８は良好な電気的特性を示す。
に１−ＧａＡｓ層２）ｉ −ＡＬ；ＬＧａＡｓＦＪ ３
およびｐ÷−ＧａＡｓ層４からなる積層構造結晶を真空
中で連続して成長させる。それをＭＢＥ装置から取出し
て１１１ＮＩＱのｔＪ膜を付着させる。このようにして
真空中で連続工程により形成した構造の１−ＧａＡｓ層
２と％ −ＡＭ ＧａＡｓ！ ３との界面１１、Ａ ４
１ ＧａＡｓ層３と小◆−ＧａＡｓ層４との界面６の界
面状態はともに良好であり、電子トラップ等は問題にな
らないぐらいｔこ少ない、したがって、この積層構造結
晶を用いて、以下に述べるようなプロセスを経て作製さ
れるｐ −５ＩＳＦＥＴ８は良好な電気的特性を示す。
次に、第１図（ｂ）に示すよウニｐ −５ＩＳＦＥＴ８
ｉ：対応する領域を残して他の部分をＧａＡｓ基板１
の途中まで選択的にエツチングする。このエツチングは
ケミカル・エッチ、ドライ会エッチあるいはその組合せ
等で行う０次に、第１図（Ｃ）に示すように、ＧａＡｓ
基板１（７）切除部分の上にｎ −５ＩＳＦＥＴ９用の
積層構造結晶を一様に積み増しする。すなわち、ｉ −
ＧａＡｓ層２’ 、 ｉ −ＡＪＩＧａＡｓ層３′お
よびｎ”−ＧａＡｓ層５を連続・して順次に真空中で成
長させる。ここで、層２’ 、３’ 、４’ の各
上面は層２，３．４の各上面とほぼ面一にする。
ｉ：対応する領域を残して他の部分をＧａＡｓ基板１
の途中まで選択的にエツチングする。このエツチングは
ケミカル・エッチ、ドライ会エッチあるいはその組合せ
等で行う０次に、第１図（Ｃ）に示すように、ＧａＡｓ
基板１（７）切除部分の上にｎ −５ＩＳＦＥＴ９用の
積層構造結晶を一様に積み増しする。すなわち、ｉ −
ＧａＡｓ層２’ 、 ｉ −ＡＪＩＧａＡｓ層３′お
よびｎ”−ＧａＡｓ層５を連続・して順次に真空中で成
長させる。ここで、層２’ 、３’ 、４’ の各
上面は層２，３．４の各上面とほぼ面一にする。
ｎ −５ＬＳＦＥ丁９の領域におけるＧａＡｓ基板ｌ基
板面に、綿出した領域には再成長に当り単結晶が成長す
る４く、ＷＮ＠膜１膜上０上多結晶半導体１３が成長す
る。
板面に、綿出した領域には再成長に当り単結晶が成長す
る４く、ＷＮ＠膜１膜上０上多結晶半導体１３が成長す
る。
ム−９ＩＳＦＥＴ９に用いるため、このようにしてＧａ
Ａｓ基板１上に再成長させた積層構造結晶は、最初に成
長させたｐ−５ＩＳＦＥＴＢ用の結晶と同様に良質なも
のである。すなわち、ｉ −ＧａＡｓ層２′と１−Ａｆ
ＬＧａＡｓ層３′ との界面１１’ およびｉ −Ａｕ
ＧａＡｖ層３′ とｎ十−ＧａＡｓ層５との界面７はと
もに良好であり、これを用いて作製するＦＥＴは良好な
電気的特性を示す、 ＧａＡｓ基板１とｉ −ＧａＡｓ
層２′ との界面１２は、再成長する前に大気等に触れ
るので、トラップ等が多く、電気的な特性が悪い、しか
しながら、１−ＧａＡｓ層２′は、ＧａＡｓ基板ｌ基板
面構造との間にあって、界面１２にある結晶の乱れ、不
純物、トラップ等が上部構造に延びるのを防ぐバッファ
層としての役割を果すように比較的厚く （約１ｐｍ）
設けるので、界面１２付近の結晶の質が悪くても上部構
造を用いてつくる５ＩＳＦＥＴ９の電気的特性には何ら
悪影響がない。
Ａｓ基板１上に再成長させた積層構造結晶は、最初に成
長させたｐ−５ＩＳＦＥＴＢ用の結晶と同様に良質なも
のである。すなわち、ｉ −ＧａＡｓ層２′と１−Ａｆ
ＬＧａＡｓ層３′ との界面１１’ およびｉ −Ａｕ
ＧａＡｖ層３′ とｎ十−ＧａＡｓ層５との界面７はと
もに良好であり、これを用いて作製するＦＥＴは良好な
電気的特性を示す、 ＧａＡｓ基板１とｉ −ＧａＡｓ
層２′ との界面１２は、再成長する前に大気等に触れ
るので、トラップ等が多く、電気的な特性が悪い、しか
しながら、１−ＧａＡｓ層２′は、ＧａＡｓ基板ｌ基板
面構造との間にあって、界面１２にある結晶の乱れ、不
純物、トラップ等が上部構造に延びるのを防ぐバッファ
層としての役割を果すように比較的厚く （約１ｐｍ）
設けるので、界面１２付近の結晶の質が悪くても上部構
造を用いてつくる５ＩＳＦＥＴ９の電気的特性には何ら
悪影響がない。
次に第１図（ｄ）に示すように、■薄膜１０上の多結晶
半導体１３を選択エツチングで除去する。
半導体１３を選択エツチングで除去する。
′４の際、多結晶半導体１３は単結晶半導体であるｊｉ
ｆ−ＧａＡｓ層５に比べて極めてエツチングされ易いめ
で、この性質を利用すると選択エツチングをマスクなし
で行うことができる。また、 ＷＮ薄ｌｌ＊１ｏは多結
晶半導体１３とはエッチ・レートが著しく異なるため、
エッチ・ストップとしても有用である。
ｆ−ＧａＡｓ層５に比べて極めてエツチングされ易いめ
で、この性質を利用すると選択エツチングをマスクなし
で行うことができる。また、 ＷＮ薄ｌｌ＊１ｏは多結
晶半導体１３とはエッチ・レートが著しく異なるため、
エッチ・ストップとしても有用である。
なお、ＷＮ薄膜ｌＯは必ずしも必要でないことは以上の
説明から明らかである。すなわちＷＮｇｉｌｉｔｏはｐ
−５ＩＳＦＥＴ８の領域に再成長した半導体を効果的
に除去するための手段であり、本質的に必要ではない。
説明から明らかである。すなわちＷＮｇｉｌｉｔｏはｐ
−５ＩＳＦＥＴ８の領域に再成長した半導体を効果的
に除去するための手段であり、本質的に必要ではない。
続いて、ｐ −５ＩＳＦＥＴ８の領域にあってはＷＮ薄
膜１０と１）”−ＧａＡｓ層４を、およびｎ −５ＩＳ
ＦＥＴ９領域にあってはｎ◆−ＧａＡｓ層５を、それぞ
れ、選択的にエッチしてゲートを形成する。
膜１０と１）”−ＧａＡｓ層４を、およびｎ −５ＩＳ
ＦＥＴ９領域にあってはｎ◆−ＧａＡｓ層５を、それぞ
れ、選択的にエッチしてゲートを形成する。
次に、第１図（ｅ）に示すように、ｎ”−ＧａＡｓ層５
およびＷＮ薄Ｉｌｌ １０／ ｐ −ＧａＡｓ層４をマ
スクトシテノセルフ壷アライメントでイオン・インブラ
ンチ−枳ヨンによるドーピングを行い、ソースおよびド
１イン領域用のｐ十領域１４およびｎ十領域１５をそれ
ぞｄ形成する。
およびＷＮ薄Ｉｌｌ １０／ ｐ −ＧａＡｓ層４をマ
スクトシテノセルフ壷アライメントでイオン・インブラ
ンチ−枳ヨンによるドーピングを行い、ソースおよびド
１イン領域用のｐ十領域１４およびｎ十領域１５をそれ
ぞｄ形成する。
次に、第１図（ｆ）に示すように、領域１４および１５
（７）うち ＡＩＬ ＧａＡｓ層３．３′の部分を、ｎ
” −ＧａＡｓゲート５＊ ｐ” ＧａＡｓゲート４
の周辺を除いて除去して、その除去部分にオーミック電
極１８．１１３ ’ を形成し、以上によりＣ−５ＩＳ
ＦＥＴを構成する。なお、このＡＪＩＧａＡｓ層３．３
′ の部分のエツチングは必ずしも必要ではない。
（７）うち ＡＩＬ ＧａＡｓ層３．３′の部分を、ｎ
” −ＧａＡｓゲート５＊ ｐ” ＧａＡｓゲート４
の周辺を除いて除去して、その除去部分にオーミック電
極１８．１１３ ’ を形成し、以上によりＣ−５ＩＳ
ＦＥＴを構成する。なお、このＡＪＩＧａＡｓ層３．３
′ の部分のエツチングは必ずしも必要ではない。
以上、本発明による方法を（ｉａＡｓ Ｃ−５ＩＳＦＥ
Ｔ作製法に応用した場合について説明したが、本説明中
でｉ −ＧａＡｓ、 ｉ −ＡＪＩＧａＡｓと指定した
半導体薄膜はそれぞれ、少量の不純物を含むＧａＡｓ、
少量の不純物を含むＡ Ｉ ＧａＡｓと置きかえても同
等の効果が得られることは明らかである。すなわち、各
層２．３および４は、それぞれ、低不純物濃度の第１の
半導体の薄膜、この第１の半導体よりバンド・ギヤー、
ブの大きい低不純物一度の第２の半導体の薄膜、および
この第２の半導体より低抵抗の材料あるいは第１の半導
体より不純物濃度の大きい第３の半導体薄膜で構成する
ことができる。また、勘と指定した薄膜は５ｉ０２
、 Ｗ 、Ｓｉ３Ｎ４ 、 ＷｘＳｉ、、。
Ｔ作製法に応用した場合について説明したが、本説明中
でｉ −ＧａＡｓ、 ｉ −ＡＪＩＧａＡｓと指定した
半導体薄膜はそれぞれ、少量の不純物を含むＧａＡｓ、
少量の不純物を含むＡ Ｉ ＧａＡｓと置きかえても同
等の効果が得られることは明らかである。すなわち、各
層２．３および４は、それぞれ、低不純物濃度の第１の
半導体の薄膜、この第１の半導体よりバンド・ギヤー、
ブの大きい低不純物一度の第２の半導体の薄膜、および
この第２の半導体より低抵抗の材料あるいは第１の半導
体より不純物濃度の大きい第３の半導体薄膜で構成する
ことができる。また、勘と指定した薄膜は５ｉ０２
、 Ｗ 、Ｓｉ３Ｎ４ 、 ＷｘＳｉ、、。
肩の耐熱性の薄膜に置き換えてもよいことは明らｂ転で
ある。
ある。
さらに、本発明によ葛方法はＩｎＰ、 ＩｎＧａＡｓ等
の他の半導体材料のＣ−３ＩＳＦＥＴにも応用できるこ
とも明らかである。またＣ−５ＩＳＦＥＴのみならず、
ショットキー・ゲート電界効果トランジスタ、ヘテロ・
バイポーラ・トランジスタ、ＨＥ）１丁素子、半導体レ
ーザ、ダイオードまたはこれらを集積化した装置等、他
の半導体装置の作製にも有効に応用できることも明らか
である。
の他の半導体材料のＣ−３ＩＳＦＥＴにも応用できるこ
とも明らかである。またＣ−５ＩＳＦＥＴのみならず、
ショットキー・ゲート電界効果トランジスタ、ヘテロ・
バイポーラ・トランジスタ、ＨＥ）１丁素子、半導体レ
ーザ、ダイオードまたはこれらを集積化した装置等、他
の半導体装置の作製にも有効に応用できることも明らか
である。
［発明の効果］
以上から明らかなように、本発明によれば・同一半導体
基板の上に異なった各種の半導体装置を集積化すること
が可能になり、それにより構成されたデバイスの電気的
特性は、それぞれの積層構造を独立して形成した場合と
同程度に良好なものζなるので、超高速情報処理、超高
速通信装置の技味分野で用いる半導体装置を製造するの
に貢献するところ極めて大なるものである。
基板の上に異なった各種の半導体装置を集積化すること
が可能になり、それにより構成されたデバイスの電気的
特性は、それぞれの積層構造を独立して形成した場合と
同程度に良好なものζなるので、超高速情報処理、超高
速通信装置の技味分野で用いる半導体装置を製造するの
に貢献するところ極めて大なるものである。
第１図は本発明による半導体結晶製造法の一実施例の順
次の工程を示す概略断面図、 第２図および第３図は従来技術による半導体結晶製造法
の概略図である。 ｌ・・・ＧａＡｓ基板、 ２・・・不純物を添加しないＧａＡｓ、３・・・不純物
を添加しないＡｆＬＧａＡｓ、４・・・ｐ◆型ＧａＡｓ
、 ５＝ｎ＋型ＧａＡｓ、 ８．７，１１．１２・・・２種類の半導体の間の界面、
８・・・ｐチャネル電界効果トランジスタ、９・・・ｎ
チャネル−電界効果トランジスタ、ｌＯ・・・讐Ｎ薄膜
、 １３・・・多結晶半導体、 １４・・・ｐ中領域、 １５・・・ｎ◆領領域 １Ｂ・・・オーミック電極。 第２図
次の工程を示す概略断面図、 第２図および第３図は従来技術による半導体結晶製造法
の概略図である。 ｌ・・・ＧａＡｓ基板、 ２・・・不純物を添加しないＧａＡｓ、３・・・不純物
を添加しないＡｆＬＧａＡｓ、４・・・ｐ◆型ＧａＡｓ
、 ５＝ｎ＋型ＧａＡｓ、 ８．７，１１．１２・・・２種類の半導体の間の界面、
８・・・ｐチャネル電界効果トランジスタ、９・・・ｎ
チャネル−電界効果トランジスタ、ｌＯ・・・讐Ｎ薄膜
、 １３・・・多結晶半導体、 １４・・・ｐ中領域、 １５・・・ｎ◆領領域 １Ｂ・・・オーミック電極。 第２図
Claims (1)
- 【特許請求の範囲】 １）半導体基板上に第１の半導体薄膜積層構造結晶を一
様に成長させる第１工程と、その得られた第１の表面の
一部領域を前記半導体基板に至るまで選択的にエッチン
グする第２工程と、第２の半導体薄膜積層構造結晶を一
様に成長させる第３工程と、前記一部領域以外の領域に
成長した前記第２の半導体薄膜積層構造結晶を選択的に
除去する第４工程とを具え、前記第１、第２、第３およ
び第４工程を順次に繰返し行って、同一の半導体基板の
上の異なる領域に異なる種類の半導体薄膜積層構造結晶
を成長させることを特徴とする半導体結晶製造法。 ２）特許請求の範囲第１項記載の方法において、前記第
１および第２の半導体薄膜積層構造結晶を分子線エピタ
キシにより成長させることを特徴とする半導体結晶製造
法。 ３）特許請求の範囲第１項記載の方法において、前記半
導体基板はその上に成長させた半導体バッファ層をも含
むことを特徴とする半導体結晶製造法。 ４）特許請求の範囲第１項記載の方法において、前記第
１の半導体薄膜積層構造結晶の上にさらに耐熱性物質薄
膜を成長させて当該耐熱性物質薄膜の上に成長する前記
第２の半導体薄膜積層構造結晶を多結晶化させることに
より、前記第２の半導体薄膜積層構造結晶の選択的除去
を容易ならしめるようにしたことを特徴とする半導体結
晶製造法。 ５）特許請求の範囲第１項記載の方法において、前記半
導体薄膜積層構造結晶を、前記半導体基板上に順次に配
置された低不純物濃度の第１の半導体、該第１の半導体
よりバンドギャップが大きい低不純物濃度の第２の半導
体、および前記第２の半導体より低抵抗の材料または前
記第１の半導体より不純物濃度が大きい第３の半導体の
それぞれの薄膜で構成されたことを特徴とする半導体結
晶製造法。 ６）特許請求の範囲第１項記載の方法において、前記異
なる種類の半導体薄膜積層構造結晶は、同一種類のｎ型
およびｐ型素子を作製するための結晶であることを特徴
とする半導体結晶製造法。 ７）特許請求の範囲第１項記載の方法において、前記異
なる種類の半導体薄膜積層構造結晶は、ショットキー・
ゲート型電界効果トランジスタ、ＨＥＭＴ素子、ヘテロ
バイポーラ・トランジスタ、半導体レーザ、ダイオード
のうちの少なくとも２つを作製するための結晶であるこ
とを特徴とする半導体結晶製造法。 ８）特許請求の範囲第４項記載の方法において、前記耐
熱性物質薄膜はＷ、ＷＮ、ＷｘＳｉ＿１＿−＿ｘ、Ｓｉ
Ｏ＿２、Ｓｉ＿３Ｎ＿４のいずれかであることを特徴と
する半導体結晶製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20403485A JPS6265320A (ja) | 1985-09-14 | 1985-09-14 | 半導体結晶製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20403485A JPS6265320A (ja) | 1985-09-14 | 1985-09-14 | 半導体結晶製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265320A true JPS6265320A (ja) | 1987-03-24 |
| JPH051973B2 JPH051973B2 (ja) | 1993-01-11 |
Family
ID=16483655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20403485A Granted JPS6265320A (ja) | 1985-09-14 | 1985-09-14 | 半導体結晶製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265320A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5490032A (en) * | 1977-12-28 | 1979-07-17 | Mitsubishi Electric Corp | Plasma etching method |
| JPS584923A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | イオンビ−ムを照射してなす選択的積層体の形成方法 |
-
1985
- 1985-09-14 JP JP20403485A patent/JPS6265320A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5490032A (en) * | 1977-12-28 | 1979-07-17 | Mitsubishi Electric Corp | Plasma etching method |
| JPS584923A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | イオンビ−ムを照射してなす選択的積層体の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051973B2 (ja) | 1993-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |