JPH05166690A - 半導体ウェハの張り合せ方法 - Google Patents

半導体ウェハの張り合せ方法

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JPH05166690A
JPH05166690A JP35094991A JP35094991A JPH05166690A JP H05166690 A JPH05166690 A JP H05166690A JP 35094991 A JP35094991 A JP 35094991A JP 35094991 A JP35094991 A JP 35094991A JP H05166690 A JPH05166690 A JP H05166690A
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semiconductor wafer
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Abstract

(57)【要約】 【目的】 半導体ウェハの張り合せにおいて、無気泡化
を図りつつ張り合せ温度(アニール温度)を低くする。 【構成】 張り合わせる二枚の半導体ウェハの少なくと
も一方のウェハの張り合せ面に酸化膜を形成し、該酸化
膜をシリコンSi等のイオン打込みにより非晶質化して
おいたうえで張り合せ、アニールする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体ウェハの張り合
せ方法、特に張り合せ温度を低くしつつ無気泡化を図る
ことのできる新規な半導体ウェハの張り合せ方法に関す
る。
【0002】
【従来の技術】半導体装置の製造において二枚の半導体
ウェハを張り合せる張り合せ技術が駆使されるケースが
増えている。このウェハ張り合せ技術は、二枚の半導体
ウェハを常温で張り合せ、その後張り合せ力をより強く
する等のため例えば1100℃程度の温度でアニールす
るというものである。
【0003】ところで、接着力を充分にするにはアニー
ルは不可欠であるが、その温度を1100℃(加熱時間
例えば30分間)というように高くすることは不可欠で
はない。そして、張り合せ温度を高くすることは、張り
合せ前に半導体ウェハに形成される半導体素子、キャパ
シタ素子、配線膜等の劣化、半導体ウェハの反り等の問
題をもたらすので好ましくはない。特に、張り合せ前に
半導体ウェハに半導体素子等を形成する技術が進歩して
いるのでその問題の重要性は高くなりつつある。にも拘
らず、張り合せ温度を1100℃という高い温度にする
のは、500〜800℃という温度では張り合せ界面に
気泡が発生するという問題があるからである。
【0004】そこで、張り合せる二枚の半導体ウェハ間
にBPSG等を介在させることが試みられている。そし
て、かかる張り合せ技術によれば、BPSGの粘度が低
下する500〜800℃の時にその網目構造のマイクロ
ボイド内に半導体ウェハの張り合せ界面で発生する発生
ガスをある程度取り込むことができ、張り合せ技術に伴
う気泡の発生を、張り合せ温度が500〜800℃とい
うように比較的低くても少なくできる。
【0005】
【発明が解決しようとする課題】しかし、半導体ウェハ
に張り合せ前に形成された半導体素子、配線膜、キャパ
シタ等の劣化、反り等の問題を少なくするうえで張り合
せ温度をより一層低くする必要性があり、その必要性に
は充分に応えきっていないのが実情であった。
【0006】本発明はこのような問題点を解決すべく為
されたものであり、無気泡化を図りつつ張り合せ温度を
低くすることを目的とする。
【0007】
【課題を解決するための手段】本発明半導体ウェハの張
り合せ方法は、張り合せる半導体ウェハ間に介在させる
酸化膜に原子、例えばシリコン原子、酸素原子のイオン
を注入しておいたうえで張り合せを行うことを特徴とす
る。
【0008】
【作用】本発明半導体ウェハの張り合せ方法によれば、
張り合せに際して酸化膜はイオン注入により非晶質化さ
れているので、発生ガスを取り込むのに都合の良いマイ
クロボイドが散在する構造になる。従って、張り合せの
ためのアニール温度、即ち張り合せ温度が低くてもマイ
クロボイドによって発生ガスを取り込ませることができ
る。依って、無気泡化を図りつつ張り合せ温度を低くす
ることができる。
【0009】
【実施例】以下、本発明半導体ウェハの張り合せ方法を
図示実施例に従って詳細に説明する。図1(A)乃至
(C)は本発明半導体ウェハの張り合せ方法の一つの実
施例を工程順に示す断面図である。 (A)先ず、図1(A)に示すように、張り合せ面に酸
化膜2、2を形成した互いに張り合せすべき二枚の半導
体ウェハ1a、1bを用意し、該半導体ウェハ1a、1
bの表面の酸化膜2、2に例えばシリコンSiあるいは
酸素Oの原子イオンを打込んで該酸化膜2、2を非晶質
化する。
【0010】(B)次いで、常温下で図1(B)に示す
ように、二枚の半導体ウェハ1a、1bを酸化膜2、2
にて張り合せをする。この常温下での半導体ウェハ1a
・1b間の張り合せ力はSiOHとSiOHのOH間相
互の水素結合力によって得られる。しかし、これだけは
充分な張り合せ力が得られない。 (C)次に、図1(C)に示すように、張り合せ力を強
めるべくアニールする。アニールの温度は例えば400
〜500℃である。このアニールにより上記した水素結
合が脱水によりSi−O−Si結合に変化し、結合力が
強くなる。
【0011】ところで、それに伴ってH2 Oが発生し、
大きな気泡となって張り合せ界面に現われようとする
が、本半導体ウェハの張り合せ方法においては、半導体
ウェハ1a、1bの張り合せ面に形成され、シリコンあ
るいは酸素等のイオン打込みにより非晶質化された酸化
膜2、2が存在しているので、張り合せ界面近傍で発生
したH2 Oは非晶質化された網目構造の酸化膜2、2の
マイクロボイドに取り込まれる。
【0012】従って、張り合せ界面に気泡が発生すると
いう問題を低いアニール温度(張り合せ温度)で解決で
きる。というのは、酸化膜2、2等張り合せ面を非晶質
化していない従来の場合には、H2 Oの拡散係数が小さ
いことに起因して高い温度、例えば1100℃でアニー
ルしなければ張り合せ面近傍に拡散させることができな
かったが、本半導体ウェハの張り合せ方法によれば酸化
膜2、2の非晶質化によりH2 Oを取り込むマイクロボ
イドを形成するのでそのマイクロボイド中にH2 Oが比
較的低い温度400〜500℃で取り込まれるようにで
きるからである。そして、張り合せ温度をこのように低
くできるので、張り合せ前に半導体ウェハ1aあるいは
1bに形成された半導体素子、キャパシタ素子、配線膜
等が劣化し、ウェハに反りが生じる等の問題を回避する
ことができる。
【0013】尚、上記実施例においては、互いに張り合
わされる二枚の半導体ウェハ1a、1bの張り合せ面の
双方に酸化膜2、2が形成され、双方の酸化膜2、2が
共にシリコンSi、酸素O等のイオン打込みにより非晶
質化されていた。しかしながら、一方の酸化膜2のみに
対しイオン打込みをして非晶質化を図るようにしても良
い。
【0014】また本発明は、二枚の半導体ウェハ1a、
1bのうちの一方の張り合せ面のみに酸化膜2を形成し
た場合にも適用できる。この場合、その酸化膜2にシリ
コンSi、あるいは酸素O等をイオン打込みによる非晶
質化をすることが必要であるが、酸化膜2が形成されて
いない方の半導体ウェハ1の張り合せ面にはイオン打込
みによる非晶質化は必ずしも必要ではない。また、酸化
膜2の材質としては、ピュアなSiO2 膜のほか、PS
G膜、BSG膜、BPSG膜、AsSG膜等を選ぶこと
ができる。
【0015】
【発明の効果】本発明半導体ウェハの張り合せ方法は、
二枚の半導体ウェハの少なくとも一方の半導体ウェハの
張り合せ面に酸化膜を形成し、該酸化膜をそれにイオン
打込みすることにより非晶質化し、その後、上記二枚半
導体ウェハの張り合せ面どうしを重ねて加熱することを
特徴とするものである。従って、本発明半導体ウェハの
張り合せ方法によれば、張り合せに際して酸化膜はイオ
ン注入により非晶質化されているので、発生ガスを取り
込むのに都合の良いマイクロボイドが散在する構造にな
る。従って、張り合せのためのアニール温度、即ち張り
合せ温度が低くてもマイクロボイドによって発生ガスを
取り込ませることができる。依って、無気泡化を図りつ
つ張り合せ温度を低くすることができる。
【図面の簡単な説明】
【図1】(A)乃至(C)は本発明半導体ウェハの張り
合せ方法の一つの実施例を工程順に示す断面図である。
【符号の説明】
1a 半導体ウェハ 1b 半導体ウェハ 2 絶縁膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 二枚の半導体ウェハのうちの少なくとも
    一方の半導体ウェハの張り合せ面に酸化膜を形成し、 上記酸化膜をそれにイオン打込みすることにより非晶質
    化し、 その後、上記二枚半導体ウェハの張り合せ面どうしを重
    ねて加熱することを特徴とする半導体ウェハの張り合せ
    方法
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963910A (ja) * 1995-08-29 1997-03-07 Mitsubishi Materials Shilicon Corp 張り合わせウェーハおよびその製造方法
US5755914A (en) * 1992-08-25 1998-05-26 Canon Kabushiki Kaisha Method for bonding semiconductor substrates
WO2012100786A1 (de) 2011-01-25 2012-08-02 Ev Group E. Thallner Gmbh Verfahren zum permanenten bonden von wafern
WO2014015899A1 (de) * 2012-07-24 2014-01-30 Ev Group E. Thallner Gmbh Verfahren und vorrichtung zum permanenten bonden von wafern
US10825793B2 (en) 2011-04-08 2020-11-03 Ev Group E. Thallner Gmbh Method for permanently bonding wafers

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5755914A (en) * 1992-08-25 1998-05-26 Canon Kabushiki Kaisha Method for bonding semiconductor substrates
JPH0963910A (ja) * 1995-08-29 1997-03-07 Mitsubishi Materials Shilicon Corp 張り合わせウェーハおよびその製造方法
WO2012100786A1 (de) 2011-01-25 2012-08-02 Ev Group E. Thallner Gmbh Verfahren zum permanenten bonden von wafern
US10083933B2 (en) 2011-01-25 2018-09-25 Ev Group E. Thallner Gmbh Method for permanent bonding of wafers
US10825793B2 (en) 2011-04-08 2020-11-03 Ev Group E. Thallner Gmbh Method for permanently bonding wafers
WO2014015899A1 (de) * 2012-07-24 2014-01-30 Ev Group E. Thallner Gmbh Verfahren und vorrichtung zum permanenten bonden von wafern
KR20150037854A (ko) * 2012-07-24 2015-04-08 에베 그룹 에. 탈너 게엠베하 웨이퍼의 영구적인 본딩을 위한 방법 및 장치
JP2015530734A (ja) * 2012-07-24 2015-10-15 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェハを持続的に結合する方法及び装置
EP3035370A1 (de) 2012-07-24 2016-06-22 EV Group E. Thallner GmbH Vorrichtung zum permanenten bonden von wafern

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