JPH0513590A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0513590A JPH0513590A JP16784691A JP16784691A JPH0513590A JP H0513590 A JPH0513590 A JP H0513590A JP 16784691 A JP16784691 A JP 16784691A JP 16784691 A JP16784691 A JP 16784691A JP H0513590 A JPH0513590 A JP H0513590A
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- Japan
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- film
- sog
- contact hole
- electrode wiring
- insulating film
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＧ膜を用いて平坦性の向上が必要とされ
ている多層配線等のコンタクトホールの形成方法に関
し，ＳＯＧ膜の全面エッチング工程をなくし，平坦性の
劣化を無くした上で，コンタクトホールの側壁にＳＯＧ
膜が露出しない様にすることで，コンタクト不良等の発
生を無くすことを目的とする 【構成】 電極配線膜２が形成された半導体基板１上
に, 第１の絶縁膜３，ＳＯＧ膜４，第２の絶縁膜５を順
次積層する工程と, 電極配線膜２上の第２の絶縁膜５，
ＳＯＧ膜４，第１の絶縁膜３を異方性エッチングにより
開口して, 電極配線膜２が露出するコンタクトホール６
を形成する工程と, 半導体基板１上の第２の絶縁膜５を
アルゴンイオン７によりスパッタして,コンタクトホー
ル６の側壁に露出したＳＯＧ膜４の表面を，デポジット
した絶縁膜９で被覆する工程とを含むように構成する。
ている多層配線等のコンタクトホールの形成方法に関
し，ＳＯＧ膜の全面エッチング工程をなくし，平坦性の
劣化を無くした上で，コンタクトホールの側壁にＳＯＧ
膜が露出しない様にすることで，コンタクト不良等の発
生を無くすことを目的とする 【構成】 電極配線膜２が形成された半導体基板１上
に, 第１の絶縁膜３，ＳＯＧ膜４，第２の絶縁膜５を順
次積層する工程と, 電極配線膜２上の第２の絶縁膜５，
ＳＯＧ膜４，第１の絶縁膜３を異方性エッチングにより
開口して, 電極配線膜２が露出するコンタクトホール６
を形成する工程と, 半導体基板１上の第２の絶縁膜５を
アルゴンイオン７によりスパッタして,コンタクトホー
ル６の側壁に露出したＳＯＧ膜４の表面を，デポジット
した絶縁膜９で被覆する工程とを含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置において，
ＳＯＧ膜を用いて平坦性の向上が必要とされている多層
配線等のコンタクトホールの形成方法に関する。
ＳＯＧ膜を用いて平坦性の向上が必要とされている多層
配線等のコンタクトホールの形成方法に関する。
【０００２】近年，半導体装置において，高集積化，微
細化に伴い表面多層配線層等の平坦化が要求されてい
る。そのために，ＳＯＧ膜等を用いて平坦化を行ってい
るが，このＳＯＧ膜がコンタクトホールの側壁に露出す
ると，コンタクト不良等の障害を惹起する場合があり，
これの対策が必要となる。
細化に伴い表面多層配線層等の平坦化が要求されてい
る。そのために，ＳＯＧ膜等を用いて平坦化を行ってい
るが，このＳＯＧ膜がコンタクトホールの側壁に露出す
ると，コンタクト不良等の障害を惹起する場合があり，
これの対策が必要となる。
【０００３】
【従来の技術】図３は従来例の説明図である。図におい
て，20はシリコン(Si)基板, 21はアルミニウム(Al)電極
配線膜, 22は二酸化シリコン(SiO2)膜, 23はＳＯＧ膜，
24は燐珪酸ガラス（ＰＳＧ）膜，25はコンタクトホール
である。
て，20はシリコン(Si)基板, 21はアルミニウム(Al)電極
配線膜, 22は二酸化シリコン(SiO2)膜, 23はＳＯＧ膜，
24は燐珪酸ガラス（ＰＳＧ）膜，25はコンタクトホール
である。
【０００４】従来の技術では，図３（ａ）に示すよう
に，Al電極配線膜21が形成されたSi基板20上に下層絶縁
膜としてSiO2膜22を被覆するが, Al電極配線膜21の段差
が大きく, それにつれてSiO2膜22の段差も大きくなるの
で,平坦化のために, ＳＯＧ膜23を塗布して表面を大凡
平らにし, ＳＯＧ膜23をベーキングする。
に，Al電極配線膜21が形成されたSi基板20上に下層絶縁
膜としてSiO2膜22を被覆するが, Al電極配線膜21の段差
が大きく, それにつれてSiO2膜22の段差も大きくなるの
で,平坦化のために, ＳＯＧ膜23を塗布して表面を大凡
平らにし, ＳＯＧ膜23をベーキングする。
【０００５】次に，図３（ｂ）に示すように，ＳＯＧ膜
23の全面をコントロールエッチングして, Al電極配線膜
21上のSiO2膜22を露出する。続いて, 図３（ｃ）に示す
ように，Si基板20の全面にＰＳＧ膜24を被覆する。
23の全面をコントロールエッチングして, Al電極配線膜
21上のSiO2膜22を露出する。続いて, 図３（ｃ）に示す
ように，Si基板20の全面にＰＳＧ膜24を被覆する。
【０００６】その後, 図３（ｄ）に示すように，Al電極
配線膜21上のＰＳＧ膜24, 及びSiO2膜22を図示しないレ
ジスト膜をマスクとして, 異方性エッチングにより開口
して, コンタクトホール25を形成する。
配線膜21上のＰＳＧ膜24, 及びSiO2膜22を図示しないレ
ジスト膜をマスクとして, 異方性エッチングにより開口
して, コンタクトホール25を形成する。
【０００７】このようにして, Al電極配線膜21上のＰＳ
Ｇ膜24をあらかじめエッチング除去して, コンタクトホ
ール25の側壁えのＳＯＧ膜23の露出を防いでいた。
Ｇ膜24をあらかじめエッチング除去して, コンタクトホ
ール25の側壁えのＳＯＧ膜23の露出を防いでいた。
【０００８】
【発明が解決しようとする課題】ところが，ＳＯＧ膜23
の全面エッチングの量のコントロールの難しさと，ＳＯ
Ｇ膜23とSiO2膜22のエッチングレートの差異による平坦
性の劣化といった問題が生じていた。
の全面エッチングの量のコントロールの難しさと，ＳＯ
Ｇ膜23とSiO2膜22のエッチングレートの差異による平坦
性の劣化といった問題が生じていた。
【０００９】本発明は，以上の点を鑑み，ＳＯＧ膜23の
全面エッチングをなくし，平坦性の劣化を無くした上
で，コンタクトホール25の側壁にＳＯＧ膜23が露出しな
い様にすることで，コンタクト不良等の発生を無くすこ
とを目的として提供される。
全面エッチングをなくし，平坦性の劣化を無くした上
で，コンタクトホール25の側壁にＳＯＧ膜23が露出しな
い様にすることで，コンタクト不良等の発生を無くすこ
とを目的として提供される。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２は電極配線
膜，３は第１の絶縁膜，４はＳＯＧ膜，５は第２の絶縁
膜，６はコンタクトホール，７はAr+ ，８はスパッタエ
ッチングされた絶縁膜，９はデポジットした絶縁膜であ
る。である。
図である。図において，１は半導体基板，２は電極配線
膜，３は第１の絶縁膜，４はＳＯＧ膜，５は第２の絶縁
膜，６はコンタクトホール，７はAr+ ，８はスパッタエ
ッチングされた絶縁膜，９はデポジットした絶縁膜であ
る。である。
【００１１】上記の問題点は，本発明のように，電極配
線膜上にコンタクトホール形成後，表面の絶縁膜をスパ
ッタエッチングして，デポジットした絶縁膜でＳＯＧ膜
のコンタクトホール側壁えの露出面を塞ぐことにより解
決することができる。
線膜上にコンタクトホール形成後，表面の絶縁膜をスパ
ッタエッチングして，デポジットした絶縁膜でＳＯＧ膜
のコンタクトホール側壁えの露出面を塞ぐことにより解
決することができる。
【００１２】即ち，本発明の目的は，図１（ａ）に示す
ように，電極配線膜２が形成された半導体基板１上に,
第１の絶縁膜３，ＳＯＧ膜４，第２の絶縁膜５を順次積
層する工程と,図１（ｂ）に示すように，該電極配線膜
２上の該第２の絶縁膜５，該ＳＯＧ膜４，該第１の絶縁
膜３を異方性エッチングにより開口して, 該電極配線膜
２が露出するコンタクトホール６を形成する工程と,図
１（ｃ）に示すように，該半導体基板１上の該第２の絶
縁膜５をAr+ によりスパッタして, 該コンタクトホール
(6) の側壁に露出した該ＳＯＧ膜(4) の表面をデポジッ
トした絶縁膜(9) で被覆する工程とを含むことにより達
成される。
ように，電極配線膜２が形成された半導体基板１上に,
第１の絶縁膜３，ＳＯＧ膜４，第２の絶縁膜５を順次積
層する工程と,図１（ｂ）に示すように，該電極配線膜
２上の該第２の絶縁膜５，該ＳＯＧ膜４，該第１の絶縁
膜３を異方性エッチングにより開口して, 該電極配線膜
２が露出するコンタクトホール６を形成する工程と,図
１（ｃ）に示すように，該半導体基板１上の該第２の絶
縁膜５をAr+ によりスパッタして, 該コンタクトホール
(6) の側壁に露出した該ＳＯＧ膜(4) の表面をデポジッ
トした絶縁膜(9) で被覆する工程とを含むことにより達
成される。
【００１３】
【作用】本発明では，コンタクトホール形成後に，スパ
ッタエッチングを行うことにより，ＳＯＧ膜のコンタク
トホール側壁への露出を防げるために，ＳＯＧ膜の露出
によるコンタクト不良の心配がなく，ＳＯＧ膜を塗布し
た時の平坦性をそのまま利用でき，平坦性の向上が図れ
る。
ッタエッチングを行うことにより，ＳＯＧ膜のコンタク
トホール側壁への露出を防げるために，ＳＯＧ膜の露出
によるコンタクト不良の心配がなく，ＳＯＧ膜を塗布し
た時の平坦性をそのまま利用でき，平坦性の向上が図れ
る。
【００１４】
【実施例】図２は本発明の一実施例の工程順模式断面図
である。図において, 10はSi基板, 11はAl電極配線膜,
12はSiO2膜, 13はＳＯＧ膜，14はＰＳＧ膜，15はレジス
ト膜, 16はコンタクトホール, 17はアルゴンイオン(Ar
+ ),18はスパッタエッチングされたＰＳＧ膜，19はデポ
ジットしたＰＳＧ膜である。
である。図において, 10はSi基板, 11はAl電極配線膜,
12はSiO2膜, 13はＳＯＧ膜，14はＰＳＧ膜，15はレジス
ト膜, 16はコンタクトホール, 17はアルゴンイオン(Ar
+ ),18はスパッタエッチングされたＰＳＧ膜，19はデポ
ジットしたＰＳＧ膜である。
【００１５】本発明の一実施例について，工程順に説明
する。図２（ａ）に示すように，5,000 Åの厚さにAl電
極配線膜11が形成されたSi基板10上に, CVD 法によりSi
O2膜12を 2,000Åの厚さに被覆する。
する。図２（ａ）に示すように，5,000 Åの厚さにAl電
極配線膜11が形成されたSi基板10上に, CVD 法によりSi
O2膜12を 2,000Åの厚さに被覆する。
【００１６】続いて, 平坦化のためにＳＯＧ膜13を塗布
すると,Al電極配線膜11上で 2,000Åの厚さになり, SiO
2膜12上では 6,000Å程度の厚さになる。ＳＯＧ膜13を
ベーキング後，CVD 法によりＰＳＧ膜14を 4,000Åの厚
さに全面に被覆する。
すると,Al電極配線膜11上で 2,000Åの厚さになり, SiO
2膜12上では 6,000Å程度の厚さになる。ＳＯＧ膜13を
ベーキング後，CVD 法によりＰＳＧ膜14を 4,000Åの厚
さに全面に被覆する。
【００１７】図２（ｂ）に示すように，レジスト膜15を
塗布し, コンタクトホール16形成のためのパターニング
を行い, このレジスト膜15をマスクとして, 四弗化炭素
と三弗化メタン(CF4+CHF3)をエッチングガスとして,RIE
による異方性エッチングにより, ＰＳＧ膜14, ＳＯＧ膜
13, SiO2膜12を連続的にエッチングして, Al電極配線膜
11上にコンタクトホール16を開口する。
塗布し, コンタクトホール16形成のためのパターニング
を行い, このレジスト膜15をマスクとして, 四弗化炭素
と三弗化メタン(CF4+CHF3)をエッチングガスとして,RIE
による異方性エッチングにより, ＰＳＧ膜14, ＳＯＧ膜
13, SiO2膜12を連続的にエッチングして, Al電極配線膜
11上にコンタクトホール16を開口する。
【００１８】図２（ｃ）に示すように，スパッタ装置を
用い，真空度 0.1Torr, 出力700 〜800 Ｗで, Ar+ 17を
Si基板10上にスパッタして, コンタクトホール16外縁の
ＰＳＧ膜14を90〜120 秒間スパッタエッチングする。
用い，真空度 0.1Torr, 出力700 〜800 Ｗで, Ar+ 17を
Si基板10上にスパッタして, コンタクトホール16外縁の
ＰＳＧ膜14を90〜120 秒間スパッタエッチングする。
【００１９】すると，コンタクトホール16の外縁からス
パッタエッチングされたＰＳＧ膜18は, コンタクトホー
ル16の内壁にデポジットして, このデポジットしたＰＳ
Ｇ膜19によって, コンタクトホール16の内壁に露出して
いたＳＯＧ膜13の表面を被覆することとなる。
パッタエッチングされたＰＳＧ膜18は, コンタクトホー
ル16の内壁にデポジットして, このデポジットしたＰＳ
Ｇ膜19によって, コンタクトホール16の内壁に露出して
いたＳＯＧ膜13の表面を被覆することとなる。
【００２０】
【発明の効果】以上説明したように, 本発明を用いるこ
とにより，ＳＯＧ膜を塗布したままの状態で，ＳＯＧ膜
を残して絶縁膜の平坦化を行っても，コンタクトホール
側壁へのＳＯＧ膜の露出を防げるので，コンタクト不良
等の問題が起こらず，半導体装置の多層化において，平
坦性の向上に寄与するところが大きい。
とにより，ＳＯＧ膜を塗布したままの状態で，ＳＯＧ膜
を残して絶縁膜の平坦化を行っても，コンタクトホール
側壁へのＳＯＧ膜の露出を防げるので，コンタクト不良
等の問題が起こらず，半導体装置の多層化において，平
坦性の向上に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図３】 従来例の説明図
１ 半導体基板 ２ 電極配線膜 ３ 第１の絶縁膜 ４ ＳＯＧ膜 ５ 第２の絶縁膜 ６ コンタクトホール ７ Ar+ ８ スパッタエッチングされた絶縁膜 ９ デポジットした絶縁膜 10 Si基板 11 Al電極配線膜 12 SiO2膜 13 ＳＯＧ膜 14 ＰＳＧ膜 15 レジスト膜 16 コンタクトホール 17 Ar+ 18 スパッタエッチングされたＰＳＧ膜 19 デポジットしたＰＳＧ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (1)
- 【特許請求の範囲】 【請求項１】 電極配線膜(2) が形成された半導体基板
(1) 上に, 第１の絶縁膜(3), スピン・オン・グラス
（ＳＯＧ）膜(4), 第２の絶縁膜(5) を順次積層する工
程と, 該電極配線膜(2) 上の該第２の絶縁膜(5),該ＳＯＧ膜
(4),該第１の絶縁膜(3)を異方性エッチングにより開口
して, 該電極配線膜(2) が露出するコンタクトホール
(6) を形成する工程と, 該半導体基板(1) 上の該第２の絶縁膜(5) をアルゴンイ
オン(7) によりスパッタして, 該コンタクトホール(6)
の側壁に露出した該ＳＯＧ膜(4) の表面をデポジットし
た絶縁膜(9)で被覆する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784691A JPH0513590A (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784691A JPH0513590A (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513590A true JPH0513590A (ja) | 1993-01-22 |
Family
ID=15857174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16784691A Withdrawn JPH0513590A (ja) | 1991-07-09 | 1991-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355864B1 (ko) * | 1999-12-31 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
-
1991
- 1991-07-09 JP JP16784691A patent/JPH0513590A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355864B1 (ko) * | 1999-12-31 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |