JPH05130166A - Ｈｄｌｃ通信方式 - Google Patents
Ｈｄｌｃ通信方式Info
- Publication number
- JPH05130166A JPH05130166A JP3187291A JP18729191A JPH05130166A JP H05130166 A JPH05130166 A JP H05130166A JP 3187291 A JP3187291 A JP 3187291A JP 18729191 A JP18729191 A JP 18729191A JP H05130166 A JPH05130166 A JP H05130166A
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- Japan
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- cpu
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Abstract
(57)【要約】
【目的】ＨＤＬＣ手順による通信方式に関し、クロック
断に基づくＨＤＬＣ送受信部の機能停止を防止したＨＤ
ＬＣ通信方式求を提供することを目的とする。 【構成】ＨＤＬＣ手順によってＣＰＵ１とモデム装置２
との間のデータの送信および受信を行なうＨＤＬＣ送受
信部３において、受信終了検出手段４を設けてＣＰＵ１
のデータ受信終了を検出し、リセット制御手段５を設け
て、データ受信終了検出時リセット信号を発生して、Ｈ
ＤＬＣ送受信部３をリセットする（図１）。またはＣＰ
Ｕ１がデータ出力前にリセットデータを出力し、デコー
ド手段６を設けてこのデータをデコードしてリセット信
号を発生して、ＨＤＬＣ送受信部３をリセットする。ま
たはクロック断検出手段７を設けて、ＨＤＬＣ送受信部
３に対するクロックの断を検出し、リセット制御手段５
を設けて、クロック断検出時リセット信号を発生して、
ＨＤＬＣ送受信部３をリセットすることで構成する。
断に基づくＨＤＬＣ送受信部の機能停止を防止したＨＤ
ＬＣ通信方式求を提供することを目的とする。 【構成】ＨＤＬＣ手順によってＣＰＵ１とモデム装置２
との間のデータの送信および受信を行なうＨＤＬＣ送受
信部３において、受信終了検出手段４を設けてＣＰＵ１
のデータ受信終了を検出し、リセット制御手段５を設け
て、データ受信終了検出時リセット信号を発生して、Ｈ
ＤＬＣ送受信部３をリセットする（図１）。またはＣＰ
Ｕ１がデータ出力前にリセットデータを出力し、デコー
ド手段６を設けてこのデータをデコードしてリセット信
号を発生して、ＨＤＬＣ送受信部３をリセットする。ま
たはクロック断検出手段７を設けて、ＨＤＬＣ送受信部
３に対するクロックの断を検出し、リセット制御手段５
を設けて、クロック断検出時リセット信号を発生して、
ＨＤＬＣ送受信部３をリセットすることで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＨＤＬＣ手順によって
通信を行なう方式に関し、特にＨＤＬＣ手順を実行する
ＨＤＬＣＬＳＩがクロック断によって通信不能に陥るこ
とを防止したＨＤＬＣ通信方式に関するものである。
通信を行なう方式に関し、特にＨＤＬＣ手順を実行する
ＨＤＬＣＬＳＩがクロック断によって通信不能に陥るこ
とを防止したＨＤＬＣ通信方式に関するものである。
【０００２】ＨＤＬＣ通信方式は、例えば機器の遠方監
視を行なう通信盤監視装置や、機器監視盤等において、
広く用いられている。ＨＤＬＣ通信方式においてＨＤＬ
Ｃ手順を実行するＨＤＬＣＬＳＩにおいては、クロック
断によってＨＤＬＣ手順が中断した場合、以後、クロッ
ク断が復旧しても、機能停止状態から回復できない場合
がある。
視を行なう通信盤監視装置や、機器監視盤等において、
広く用いられている。ＨＤＬＣ通信方式においてＨＤＬ
Ｃ手順を実行するＨＤＬＣＬＳＩにおいては、クロック
断によってＨＤＬＣ手順が中断した場合、以後、クロッ
ク断が復旧しても、機能停止状態から回復できない場合
がある。
【０００３】そこでクロック断が発生した場合でも、通
信不能に陥ることを防止したＨＤＬＣ通信方式が要望さ
れる。
信不能に陥ることを防止したＨＤＬＣ通信方式が要望さ
れる。
【０００４】
【従来の技術】図７は、従来のＨＤＬＣ通信方式を示し
たものであって、１０は監視装置、１１は監視データを
収集する複数のセンサ、１２は例えば監視装置１０の動
作を全般的に制御する中央処理装置（ＣＰＵ）、１３は
ＨＤＬＣ通信手順を実行するＨＤＬＣＬＳＩ、１４はＨ
ＤＬＣＬＳＩ１３の入出力データと回線におけるモデム
信号との相互の変換を行なうモデム回路、１５は通信用
の回線（例えば専用の制御線）、１６は対向装置のモデ
ム回路、１７は対向装置のＨＤＬＣＬＳＩ、１８は対向
装置のＣＰＵである。
たものであって、１０は監視装置、１１は監視データを
収集する複数のセンサ、１２は例えば監視装置１０の動
作を全般的に制御する中央処理装置（ＣＰＵ）、１３は
ＨＤＬＣ通信手順を実行するＨＤＬＣＬＳＩ、１４はＨ
ＤＬＣＬＳＩ１３の入出力データと回線におけるモデム
信号との相互の変換を行なうモデム回路、１５は通信用
の回線（例えば専用の制御線）、１６は対向装置のモデ
ム回路、１７は対向装置のＨＤＬＣＬＳＩ、１８は対向
装置のＣＰＵである。
【０００５】複数のセンサ１１を経て検出された被監視
装置各部のデータは、ＣＰＵ１２において収集される。
ＣＰＵ１２は、ＨＤＬＣＬＳＩ１３を制御してこのデー
タを送出させる。ＨＤＬＣＬＳＩ１３は、所定のＨＤＬ
Ｃ手順に応じて、データをモデム回路１４に送出する。
モデム回路１４は、このデータを変調してモデム信号を
作成し、回線１５を経て対向装置へ送出する。対向装置
ではモデム回路１６を経てこの信号を復調したのち、Ｈ
ＤＬＣＬＳＩ１７を経て逆の手順によってデータを再生
し、ＣＰＵ１８に入力する。対向装置側から送信したデ
ータを、監視装置１０において受信する場合も同様であ
る。
装置各部のデータは、ＣＰＵ１２において収集される。
ＣＰＵ１２は、ＨＤＬＣＬＳＩ１３を制御してこのデー
タを送出させる。ＨＤＬＣＬＳＩ１３は、所定のＨＤＬ
Ｃ手順に応じて、データをモデム回路１４に送出する。
モデム回路１４は、このデータを変調してモデム信号を
作成し、回線１５を経て対向装置へ送出する。対向装置
ではモデム回路１６を経てこの信号を復調したのち、Ｈ
ＤＬＣＬＳＩ１７を経て逆の手順によってデータを再生
し、ＣＰＵ１８に入力する。対向装置側から送信したデ
ータを、監視装置１０において受信する場合も同様であ
る。
【０００６】
【発明が解決しようとする課題】いま例えば監視装置１
０において、ＨＤＬＣＬＳＩ１３に加えられているクロ
ック（ＣＬＫ）が断になると、モデム回路１４との間で
データの送受信を行なうことができなくなり、通信不能
となる。しかも、モデム回路からのデータを受信中にク
ロックＣＬＫが断になると、クロックＣＬＫが復旧し、
正常にクロックＣＬＫが入力されるようになっても、ク
ロック断によってＨＤＬＣ手順が中断するため、以後、
クロック断が復旧しても、ＨＤＬＣＬＳＩ１３は通信不
能状態のまま動作が停止してしまうことがある。このよ
うな状態のとき、ＨＤＬＣＬＳＩ１３を再起動させるた
めには、ＨＤＬＣＬＳＩ１３に対してリセット信号を与
えるか、またはパワーオンリセット（装置電源再投入）
を行なって、リセット信号を与えるようにしなければな
らない。
０において、ＨＤＬＣＬＳＩ１３に加えられているクロ
ック（ＣＬＫ）が断になると、モデム回路１４との間で
データの送受信を行なうことができなくなり、通信不能
となる。しかも、モデム回路からのデータを受信中にク
ロックＣＬＫが断になると、クロックＣＬＫが復旧し、
正常にクロックＣＬＫが入力されるようになっても、ク
ロック断によってＨＤＬＣ手順が中断するため、以後、
クロック断が復旧しても、ＨＤＬＣＬＳＩ１３は通信不
能状態のまま動作が停止してしまうことがある。このよ
うな状態のとき、ＨＤＬＣＬＳＩ１３を再起動させるた
めには、ＨＤＬＣＬＳＩ１３に対してリセット信号を与
えるか、またはパワーオンリセット（装置電源再投入）
を行なって、リセット信号を与えるようにしなければな
らない。
【０００７】従来、このようなクロック断に基づくＨＤ
ＬＣＬＳＩの機能停止時の再起動のためには、例えばス
イッチの手動操作によってリセット信号を発生してＨＤ
ＬＣＬＳＩのリセットを行なうか、またはパワーオンリ
セットを行なわなければならかった。そのため、手間が
かかるだけでなく、復旧までの間、受信データを廃棄し
なければならないという問題があった。
ＬＣＬＳＩの機能停止時の再起動のためには、例えばス
イッチの手動操作によってリセット信号を発生してＨＤ
ＬＣＬＳＩのリセットを行なうか、またはパワーオンリ
セットを行なわなければならかった。そのため、手間が
かかるだけでなく、復旧までの間、受信データを廃棄し
なければならないという問題があった。
【０００８】本発明はこのような従来技術の課題を解決
しようとするものであって、ＨＤＬＣ手順による通信を
行なう際に、クロック断に基づくＨＤＬＣＬＳＩの機能
停止を防止して、自動的に復旧することができるように
したＨＤＬＣ通信方式を提供することを目的としてい
る。
しようとするものであって、ＨＤＬＣ手順による通信を
行なう際に、クロック断に基づくＨＤＬＣＬＳＩの機能
停止を防止して、自動的に復旧することができるように
したＨＤＬＣ通信方式を提供することを目的としてい
る。
【０００９】
【課題を解決するための手段】図１は、本発明の原理的
構成を示したものである。本発明は、ＣＰＵ１とモデム
装置２との間に介在して、ＨＤＬＣ手順によってＣＰＵ
１とモデム装置２との間のデータの送信および受信を行
なうＨＤＬＣ送受信部３において、受信終了検出手段４
を設けてＣＰＵ１におけるデータ受信終了を検出し、リ
セット制御手段５を設けて、データ受信終了検出時リセ
ット信号を発生することによって、ＨＤＬＣ送受信部３
をリセットするようにしたことを特徴とするものであ
る。
構成を示したものである。本発明は、ＣＰＵ１とモデム
装置２との間に介在して、ＨＤＬＣ手順によってＣＰＵ
１とモデム装置２との間のデータの送信および受信を行
なうＨＤＬＣ送受信部３において、受信終了検出手段４
を設けてＣＰＵ１におけるデータ受信終了を検出し、リ
セット制御手段５を設けて、データ受信終了検出時リセ
ット信号を発生することによって、ＨＤＬＣ送受信部３
をリセットするようにしたことを特徴とするものであ
る。
【００１０】図２は、本発明の他の原理的構成を示した
ものである。本発明は、ＣＰＵ１とモデム装置２との間
に介在して、ＨＤＬＣ手順によってＣＰＵ１とモデム装
置２との間のデータの送信および受信を行なうＨＤＬＣ
送受信部３に対して、ＣＰＵ１がデータ出力前にリセッ
トデータを出力するとともに、デコード手段６を設けて
このリセットデータをデコードしてＨＤＬＣ送受信部３
に対するリセット信号を発生することによって、ＨＤＬ
Ｃ送受信部３をリセットするようにしたことを特徴とす
るものである。
ものである。本発明は、ＣＰＵ１とモデム装置２との間
に介在して、ＨＤＬＣ手順によってＣＰＵ１とモデム装
置２との間のデータの送信および受信を行なうＨＤＬＣ
送受信部３に対して、ＣＰＵ１がデータ出力前にリセッ
トデータを出力するとともに、デコード手段６を設けて
このリセットデータをデコードしてＨＤＬＣ送受信部３
に対するリセット信号を発生することによって、ＨＤＬ
Ｃ送受信部３をリセットするようにしたことを特徴とす
るものである。
【００１１】図３は、本発明のさらに他の原理的構成を
示したものである。本発明は、ＣＰＵ１とモデム装置２
との間に介在して、ＨＤＬＣ手順によってＣＰＵ１とモ
デム装置２との間のデータの送信および受信を行なうＨ
ＤＬＣ送受信部３において、クロック断検出手段７を設
けて、ＨＤＬＣ送受信部３に対するクロックの断を検出
し、リセット制御手段５を設けて、クロック断検出時リ
セット信号を発生することによって、ＨＤＬＣ送受信部
３をリセットするようにしたことを特徴とするものであ
る。
示したものである。本発明は、ＣＰＵ１とモデム装置２
との間に介在して、ＨＤＬＣ手順によってＣＰＵ１とモ
デム装置２との間のデータの送信および受信を行なうＨ
ＤＬＣ送受信部３において、クロック断検出手段７を設
けて、ＨＤＬＣ送受信部３に対するクロックの断を検出
し、リセット制御手段５を設けて、クロック断検出時リ
セット信号を発生することによって、ＨＤＬＣ送受信部
３をリセットするようにしたことを特徴とするものであ
る。
【００１２】
【作用】請求項１の発明においては、図１に示すよう
に、ＣＰＵ１とモデム装置２との間に介在して、ＨＤＬ
Ｃ手順によってＣＰＵ１とモデム装置２との間における
データの送信および受信を行なうＨＤＬＣ送受信部３
が、クロックが断になったために通信不能の状態になっ
ても、ＣＰＵ１におけるデータ受信終了を検出してリセ
ット信号を発生することによって、ＨＤＬＣ送受信部３
をリセットするので、ＨＤＬＣ送受信部３は復旧し、通
信不能状態のまま動作が停止することはなくなる。
に、ＣＰＵ１とモデム装置２との間に介在して、ＨＤＬ
Ｃ手順によってＣＰＵ１とモデム装置２との間における
データの送信および受信を行なうＨＤＬＣ送受信部３
が、クロックが断になったために通信不能の状態になっ
ても、ＣＰＵ１におけるデータ受信終了を検出してリセ
ット信号を発生することによって、ＨＤＬＣ送受信部３
をリセットするので、ＨＤＬＣ送受信部３は復旧し、通
信不能状態のまま動作が停止することはなくなる。
【００１３】請求項２の発明においては、図２に示すよ
うに、ＣＰＵ１とモデム装置２との間に介在して、ＨＤ
ＬＣ手順によってＣＰＵ１とモデム装置２との間のデー
タの送信および受信を行なうＨＤＬＣ送受信部３が、ク
ロックが断になったために通信不能の状態になっても、
ＣＰＵ１がデータ出力前にリセットデータを出力し、こ
のデータをデコードしてリセット信号を発生することに
よって、ＨＤＬＣ送受信部３をリセットするので、ＨＤ
ＬＣ送受信部３は復旧し、通信不能状態のまま動作が停
止することはない。
うに、ＣＰＵ１とモデム装置２との間に介在して、ＨＤ
ＬＣ手順によってＣＰＵ１とモデム装置２との間のデー
タの送信および受信を行なうＨＤＬＣ送受信部３が、ク
ロックが断になったために通信不能の状態になっても、
ＣＰＵ１がデータ出力前にリセットデータを出力し、こ
のデータをデコードしてリセット信号を発生することに
よって、ＨＤＬＣ送受信部３をリセットするので、ＨＤ
ＬＣ送受信部３は復旧し、通信不能状態のまま動作が停
止することはない。
【００１４】請求項３の発明においては、図３に示すよ
うに、ＣＰＵ１とモデム装置２との間に介在して、ＨＤ
ＬＣ手順によってＣＰＵ１とモデム装置２との間のデー
タの送信および受信を行なうＨＤＬＣ送受信部３が、ク
ロックが断になったために通信不能の状態になっても、
クロック断の検出によってリセット信号を発生して、Ｈ
ＤＬＣ送受信部３をリセットするので、ＨＤＬＣ送受信
部３は復旧し、通信不能状態のまま動作が停止すること
はない。
うに、ＣＰＵ１とモデム装置２との間に介在して、ＨＤ
ＬＣ手順によってＣＰＵ１とモデム装置２との間のデー
タの送信および受信を行なうＨＤＬＣ送受信部３が、ク
ロックが断になったために通信不能の状態になっても、
クロック断の検出によってリセット信号を発生して、Ｈ
ＤＬＣ送受信部３をリセットするので、ＨＤＬＣ送受信
部３は復旧し、通信不能状態のまま動作が停止すること
はない。
【００１５】
【実施例】図４は、本発明の一実施例を示したものであ
って、図７におけると同じものを同じ番号で示し、２１
は、ＣＰＵ１２におけるＨＤＬＣＬＳＩ１３からの受信
終了を検出する受信終了検出部、２２はＨＤＬＣＬＳＩ
１３に対するリセットの制御を行なうリセット制御部で
ある。
って、図７におけると同じものを同じ番号で示し、２１
は、ＣＰＵ１２におけるＨＤＬＣＬＳＩ１３からの受信
終了を検出する受信終了検出部、２２はＨＤＬＣＬＳＩ
１３に対するリセットの制御を行なうリセット制御部で
ある。
【００１６】回線からのモデム信号からなる対向装置の
データは、モデム回路１４において復調され、ＨＤＬＣ
ＬＳＩ１３を経てＣＰＵ１２において受信される。受信
終了検出部２１は、ＣＰＵ１２におけるデータ受信終了
を検出する。リセット制御部２２は、受信終了検出部２
１における受信終了検出時、リセット信号を出力して、
ＨＤＬＣＬＳＩ１３をリセットする。その後、ＣＰＵ１
２は送信データを出力し、ＨＤＬＣＬＳＩ１３を経てモ
デム回路１４に送られて変調され、モデム信号として回
線を経て対向装置へ送られる。
データは、モデム回路１４において復調され、ＨＤＬＣ
ＬＳＩ１３を経てＣＰＵ１２において受信される。受信
終了検出部２１は、ＣＰＵ１２におけるデータ受信終了
を検出する。リセット制御部２２は、受信終了検出部２
１における受信終了検出時、リセット信号を出力して、
ＨＤＬＣＬＳＩ１３をリセットする。その後、ＣＰＵ１
２は送信データを出力し、ＨＤＬＣＬＳＩ１３を経てモ
デム回路１４に送られて変調され、モデム信号として回
線を経て対向装置へ送られる。
【００１７】従って図４の実施例によれば、ＨＤＬＣＬ
ＳＩ１３に対するクロックが断になって通信不能の状態
になっても、ＨＤＬＣＬＳＩ１３はＣＰＵ１２における
データ受信終了によってリセットされるので復旧し、通
信不能状態のまま動作が停止することが防止される。
ＳＩ１３に対するクロックが断になって通信不能の状態
になっても、ＨＤＬＣＬＳＩ１３はＣＰＵ１２における
データ受信終了によってリセットされるので復旧し、通
信不能状態のまま動作が停止することが防止される。
【００１８】図５は、本発明の他の実施例を示したもの
であって、図４におけると同じものを同じ番号で示し、
２３はＣＰＵ１２からのリセット用デコーダをデコード
するデコーダである。
であって、図４におけると同じものを同じ番号で示し、
２３はＣＰＵ１２からのリセット用デコーダをデコード
するデコーダである。
【００１９】他の実施例として、ＣＰＵ１２がソフトウ
ェアの処理によってＨＤＬＣＬＳＩ１３をリセットする
ようにしてもよい。この場合は、ＣＰＵ１２は、送信デ
ータの出力前に、ＨＤＬＣＬＳＩ１３に対するリセット
用データを出力する。デコーダ２３は、このデータをデ
コードして、ＨＤＬＣＬＳＩ１３に対するリセット信号
を出力し、これによって、図４の実施例の場合と同様に
してＨＤＬＣＬＳＩ１３のリセットが行なわれるので、
ＨＤＬＣＬＳＩ１３は復旧し、通信不能状態のまま動作
が停止することが防止される。
ェアの処理によってＨＤＬＣＬＳＩ１３をリセットする
ようにしてもよい。この場合は、ＣＰＵ１２は、送信デ
ータの出力前に、ＨＤＬＣＬＳＩ１３に対するリセット
用データを出力する。デコーダ２３は、このデータをデ
コードして、ＨＤＬＣＬＳＩ１３に対するリセット信号
を出力し、これによって、図４の実施例の場合と同様に
してＨＤＬＣＬＳＩ１３のリセットが行なわれるので、
ＨＤＬＣＬＳＩ１３は復旧し、通信不能状態のまま動作
が停止することが防止される。
【００２０】図６は、本発明のさらに他の実施例を示し
たものであって、図４におけると同じものを同じ番号で
示し、２４はＨＤＬＣＬＳＩ１３に対するクロックの断
を検出するクロック断検出部である。
たものであって、図４におけると同じものを同じ番号で
示し、２４はＨＤＬＣＬＳＩ１３に対するクロックの断
を検出するクロック断検出部である。
【００２１】回線からのモデム信号からなる対向装置の
データは、モデム回路１４において復調され、ＨＤＬＣ
ＬＳＩ１３を経てＣＰＵ１２において受信される。クロ
ック断検出部２４は、ＨＤＬＣＬＳＩ１３に対するクロ
ックの供給状態を監視して、クロックの断を検出する。
リセット制御部２２は、クロック断検出部２４における
クロック断の検出時、リセット信号を発生して、ＨＤＬ
ＣＬＳＩ１３をリセットする。その後、ＣＰＵ１３は送
信データを出力し、ＨＤＬＣＬＳＩ１３を経てモデム回
路１４に送られて変調され、モデム信号として回線を経
て対向装置へ送られる。
データは、モデム回路１４において復調され、ＨＤＬＣ
ＬＳＩ１３を経てＣＰＵ１２において受信される。クロ
ック断検出部２４は、ＨＤＬＣＬＳＩ１３に対するクロ
ックの供給状態を監視して、クロックの断を検出する。
リセット制御部２２は、クロック断検出部２４における
クロック断の検出時、リセット信号を発生して、ＨＤＬ
ＣＬＳＩ１３をリセットする。その後、ＣＰＵ１３は送
信データを出力し、ＨＤＬＣＬＳＩ１３を経てモデム回
路１４に送られて変調され、モデム信号として回線を経
て対向装置へ送られる。
【００２２】従って図６の実施例によれば、ＨＤＬＣＬ
ＳＩ１３に対するクロックが断になって通信不能の状態
になっても、ＨＤＬＣＬＳＩ１３はクロック断の検出に
よってリセットされるので復旧し、通信不能状態のまま
動作が停止することが防止される。
ＳＩ１３に対するクロックが断になって通信不能の状態
になっても、ＨＤＬＣＬＳＩ１３はクロック断の検出に
よってリセットされるので復旧し、通信不能状態のまま
動作が停止することが防止される。
【００２３】
【発明の効果】以上説明したように本発明によれば、Ｈ
ＤＬＣ通信方式において、ＨＤＬＣＬＳＩに対するクロ
ック断に基づいてＨＤＬＣＬＳＩが通信不能になったと
き、自動的に復旧して機能停止状態になることを防止す
ることができる。従って、手動操作によってＨＤＬＣＬ
ＳＩをリセットする手間を省くことができるとともに、
復旧までの間受信データを廃棄することなく、直ちに通
信を再開することができる。
ＤＬＣ通信方式において、ＨＤＬＣＬＳＩに対するクロ
ック断に基づいてＨＤＬＣＬＳＩが通信不能になったと
き、自動的に復旧して機能停止状態になることを防止す
ることができる。従って、手動操作によってＨＤＬＣＬ
ＳＩをリセットする手間を省くことができるとともに、
復旧までの間受信データを廃棄することなく、直ちに通
信を再開することができる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の他の原理的構成を示す図である。
【図３】本発明のさらに他の原理的構成を示す図であ
る。
る。
【図４】本発明の一実施例を示す図である。
【図５】本発明の他の実施例を示す図である。
【図６】本発明のさらに他の実施例を示す図である。
【図７】従来のＨＤＬＣ通信方式を示す図である。
１ ＣＰＵ ２ モデム装置 ３ ＨＤＬＣ送受信部 ４ 受信終了検出手段 ５ リセット制御手段 ６ デコード手段 ７ クロック断検出手段
Claims (3)
- 【請求項１】 ＣＰＵ（１）とモデム装置（２）との間
に介在してＨＤＬＣ手順によってＣＰＵ（１）とモデム
装置（２）との間のデータの送信および受信を行なうＨ
ＤＬＣ送受信部（３）において、該ＣＰＵ（１）におけ
るデータ受信終了を検出する受信終了検出手段（４）
と、該受信終了検出時前記ＨＤＬＣ送受信部（３）に対
するリセット信号を発生するリセット制御手段（５）と
を設けたことを特徴とするＨＤＬＣ通信方式。 - 【請求項２】 ＣＰＵ（１）とモデム装置（２）との間
に介在してＨＤＬＣ手順によってＣＰＵ（１）とモデム
装置（２）との間のデータの送信および受信を行なうＨ
ＤＬＣ送受信部（３）において、該ＣＰＵ（１）がデー
タ出力前にリセットデータを出力するとともに、該リセ
ットデータをデコードして前記ＨＤＬＣ送受信部（３）
に対するリセット信号を発生するデコード手段（６）を
設けたことを特徴とするＨＤＬＣ通信方式。 - 【請求項３】 ＣＰＵ（１）とモデム装置（２）との間
に介在してＨＤＬＣ手順によってＣＰＵ（１）とモデム
装置（２）との間のデータの送信および受信を行なうＨ
ＤＬＣ送受信部（３）において、該ＨＤＬＣ送受信部
（３）に対するクロックの断を検出するクロック断検出
手段（７）と、該クロック断検出時前記ＨＤＬＣ送受信
部（３）に対するリセット信号を発生するリセット制御
手段（５）とを設けたことを特徴とするＨＤＬＣ通信方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187291A JPH05130166A (ja) | 1991-07-26 | 1991-07-26 | Ｈｄｌｃ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187291A JPH05130166A (ja) | 1991-07-26 | 1991-07-26 | Ｈｄｌｃ通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05130166A true JPH05130166A (ja) | 1993-05-25 |
Family
ID=16203433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187291A Withdrawn JPH05130166A (ja) | 1991-07-26 | 1991-07-26 | Ｈｄｌｃ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05130166A (ja) |
-
1991
- 1991-07-26 JP JP3187291A patent/JPH05130166A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |