JPH0476941A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0476941A JPH0476941A JP2189531A JP18953190A JPH0476941A JP H0476941 A JPH0476941 A JP H0476941A JP 2189531 A JP2189531 A JP 2189531A JP 18953190 A JP18953190 A JP 18953190A JP H0476941 A JPH0476941 A JP H0476941A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000003321 amplification Effects 0.000 claims description 28
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 28
- 238000001514 detection method Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 238000005513 bias potential Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体集積回路に係り、特に電流モード機能
アナログ回路セルを用いて特定仕様のカスタム集積回路
を実現する技術に関する。
アナログ回路セルを用いて特定仕様のカスタム集積回路
を実現する技術に関する。
（従来の技術）
従来、アナログ回路セルの組合せにより特定のシステム
もしくはサブシステムを同一半導体基板上に形成して特
定仕様のカスタム集積回路を実現する場合に、例えば第
１３図に示すような中間周波増幅回路セルが用いられて
いる。ここで、１はＶＣＣ電源端子、２はＶＥＲ電源端
子、３ａ、３ｂは入力端子、４ ａ ｓ ４ ｂは出力
端子、５はバイアス端子、ＤＡ、・・・はそれぞれ差動
増幅器、ＥＦはエミッタフォロワ回路、Ｑ１〜Ｑ２７は
ＮＰＮ トランジスタ、Ｒ１−Ｒ１２は抵抗、０１〜Ｃ
４は容量である。３個の差動増幅器ＤＡ、・・・および
１個のエミッタフォロワ回路ＥＦがカスケードに接続さ
れており、３個の差動増幅器ＤＡ、・・・の段間は容量
Ｃにより結合されおり、３段目の差動増幅器ＤＡの出力
がエミッタフォロワ回路ＥＦを経て出力端子４ ａ ｓ
４ ｂに導出される。
もしくはサブシステムを同一半導体基板上に形成して特
定仕様のカスタム集積回路を実現する場合に、例えば第
１３図に示すような中間周波増幅回路セルが用いられて
いる。ここで、１はＶＣＣ電源端子、２はＶＥＲ電源端
子、３ａ、３ｂは入力端子、４ ａ ｓ ４ ｂは出力
端子、５はバイアス端子、ＤＡ、・・・はそれぞれ差動
増幅器、ＥＦはエミッタフォロワ回路、Ｑ１〜Ｑ２７は
ＮＰＮ トランジスタ、Ｒ１−Ｒ１２は抵抗、０１〜Ｃ
４は容量である。３個の差動増幅器ＤＡ、・・・および
１個のエミッタフォロワ回路ＥＦがカスケードに接続さ
れており、３個の差動増幅器ＤＡ、・・・の段間は容量
Ｃにより結合されおり、３段目の差動増幅器ＤＡの出力
がエミッタフォロワ回路ＥＦを経て出力端子４ ａ ｓ
４ ｂに導出される。
この中間周波増幅回路セルにおいて、入力端子３ ａ
ｓ ３ ｂは、ｖＣＣ１１ｉ源電圧から抵抗Ｒ１、Ｒ４
を介してバイアスされており、基本的に前段とは容量結
合する必要がある。また、出力端子４ａ、４ｂの電位は
、ＶＣＣ電源電圧から抵抗Ｒ１１またはＲＩＯの電圧降
下分（数１００ｍＶ）とＮＰＮトランジスタ０１３また
はＱ１４のベース・エミッタ間電圧Ｖａｉ１個分とだけ
低下した電位で固定されているので、後段に接続される
アナログ回路セル（図示せず）の入力端子は、上記出力
端子４ａ、４ｂの電位に合わせて選択する必要がある。
ｓ ３ ｂは、ｖＣＣ１１ｉ源電圧から抵抗Ｒ１、Ｒ４
を介してバイアスされており、基本的に前段とは容量結
合する必要がある。また、出力端子４ａ、４ｂの電位は
、ＶＣＣ電源電圧から抵抗Ｒ１１またはＲＩＯの電圧降
下分（数１００ｍＶ）とＮＰＮトランジスタ０１３また
はＱ１４のベース・エミッタ間電圧Ｖａｉ１個分とだけ
低下した電位で固定されているので、後段に接続される
アナログ回路セル（図示せず）の入力端子は、上記出力
端子４ａ、４ｂの電位に合わせて選択する必要がある。
また、回路のバイアスを決定するためのバイアス端子５
に外部から必要なだけ直流電流を流し込む必要がある。
に外部から必要なだけ直流電流を流し込む必要がある。
上記したように従来のアナログ回路セルは、入力、出力
、バイアス回路などがそれぞれ独自の思想で設計されて
いるので、電源電圧や、バイアスを与える様々な電圧、
電流条件、インピーダンス値など、複雑な接続条件を満
足するように組み合わせる必要があり、汎用性に乏しか
った。そこで、従来のアナログ回路セルの組合せに際し
ては、細かい技術検討と一部の回路の手直しなどが必要
であった。
、バイアス回路などがそれぞれ独自の思想で設計されて
いるので、電源電圧や、バイアスを与える様々な電圧、
電流条件、インピーダンス値など、複雑な接続条件を満
足するように組み合わせる必要があり、汎用性に乏しか
った。そこで、従来のアナログ回路セルの組合せに際し
ては、細かい技術検討と一部の回路の手直しなどが必要
であった。
（発明が解決しようとする課題）
上記したように従来のアナログ回路セルの組合せにより
特定のシステムもしくはサブシステムを形成して特定仕
様のカスタム集積回路を実現する場合、入力／出力端子
の電位が特定値に限定されたり、交流的なインピーダン
スのマツチングが要求されたりするので、インターフェ
イスが複雑であり、複雑な接続条件を満足するように組
み合わせる必要があり、汎用性に乏しく、細かい技術検
討と一部の回路の手直しなどが必要であるという問題が
ある。
特定のシステムもしくはサブシステムを形成して特定仕
様のカスタム集積回路を実現する場合、入力／出力端子
の電位が特定値に限定されたり、交流的なインピーダン
スのマツチングが要求されたりするので、インターフェ
イスが複雑であり、複雑な接続条件を満足するように組
み合わせる必要があり、汎用性に乏しく、細かい技術検
討と一部の回路の手直しなどが必要であるという問題が
ある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、アナログ回路セルの組合せにより特定のシス
テムもしくはサブシステムを形成して特定仕様のカスタ
ム集積回路を実現する場合、デジタル回路と同じ様に、
アナログ回路セル間のインターフェイス条件を気にせず
、電源電圧や面倒なバイアス条件を合わせ込むことが殆
ど不要になり、汎用性の高い種々の機能を持ったアナロ
グ回路セルを用いて短期間に簡単な設計手法で設計でき
、特に納期の短い多品種の集積回路／大−規模集積回路
を実現するのに好適な半導体集積回路を提供することに
ある。
の目的は、アナログ回路セルの組合せにより特定のシス
テムもしくはサブシステムを形成して特定仕様のカスタ
ム集積回路を実現する場合、デジタル回路と同じ様に、
アナログ回路セル間のインターフェイス条件を気にせず
、電源電圧や面倒なバイアス条件を合わせ込むことが殆
ど不要になり、汎用性の高い種々の機能を持ったアナロ
グ回路セルを用いて短期間に簡単な設計手法で設計でき
、特に納期の短い多品種の集積回路／大−規模集積回路
を実現するのに好適な半導体集積回路を提供することに
ある。
［発明の構成］
（課題を解決するための手段）
本発明の半導体集ｍ回路は、少なくとも電流吸い込み型
入力端子および電流吐き出し型出力端子（または電流吐
き出し型入力端子および電流吸い込み型出力端子）を有
する電流モード機能アナログ回路セルを含む複数個のア
ナログ回路セルが組み合わされて構成された特定のシス
テムもしくはサブシステムを形成する回路を有すること
を特徴とする。
入力端子および電流吐き出し型出力端子（または電流吐
き出し型入力端子および電流吸い込み型出力端子）を有
する電流モード機能アナログ回路セルを含む複数個のア
ナログ回路セルが組み合わされて構成された特定のシス
テムもしくはサブシステムを形成する回路を有すること
を特徴とする。
（作 用）
電流モードで動作し、基本的に、入力インピーダンスは
零、出力インピーダンスは無限大であるアナログ回路セ
ルを用いているので、複数のステージを例えばカスケー
ド接続する際などに、バイアス電位の制限を受けること
はなく、電源電圧なども比較的自由に設定でき、また、
受は側の入力インピーダンスが低いので、接続部位に発
生する信号電圧も小さく、他の回路ブロックへの妨害も
少なくなるという利点がある。
零、出力インピーダンスは無限大であるアナログ回路セ
ルを用いているので、複数のステージを例えばカスケー
ド接続する際などに、バイアス電位の制限を受けること
はなく、電源電圧なども比較的自由に設定でき、また、
受は側の入力インピーダンスが低いので、接続部位に発
生する信号電圧も小さく、他の回路ブロックへの妨害も
少なくなるという利点がある。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
本発明の半導体集積回路は、少なくとも電流吸い込み型
入力端子および電流吐き出し型出力端子（または電流吐
き出し型入力端子および電流吸い込み型出力端子）を有
する電流モード機能アナログ回路セルを含む複数個のア
ナログ回路セルが組み合わされて構成された特定のシス
テムもしくはサブシステムを形成する回路を有すること
を特徴とするものである。ここで、上記電流モード機能
アナログ回路セルとして最も基本的な回路セルである電
流増幅セルのモデルについて、第１図に示す等価回路を
参照して説明する。この電流増幅セルにおいて、入力端
子３ａｓ３ｂは（＋）、（−）の差動入力型になってお
り、入力インピーダンスは電流入力を考慮して低く設定
されている。入力端子３ ａ ｓ ３ ｂと接地間には
電池１０が接続され、理想的には入力インピーダンスが
零であることを示している。入力の直流電位は任意で良
いが、実際は回路構成上の制約から、トランジスタのベ
ース・エミッタ間電圧■ＢＥの２個分（２Ｖ ａａ）も
しくは１個分（ＩＶＢＥ）に設定すると便利である。
入力端子および電流吐き出し型出力端子（または電流吐
き出し型入力端子および電流吸い込み型出力端子）を有
する電流モード機能アナログ回路セルを含む複数個のア
ナログ回路セルが組み合わされて構成された特定のシス
テムもしくはサブシステムを形成する回路を有すること
を特徴とするものである。ここで、上記電流モード機能
アナログ回路セルとして最も基本的な回路セルである電
流増幅セルのモデルについて、第１図に示す等価回路を
参照して説明する。この電流増幅セルにおいて、入力端
子３ａｓ３ｂは（＋）、（−）の差動入力型になってお
り、入力インピーダンスは電流入力を考慮して低く設定
されている。入力端子３ ａ ｓ ３ ｂと接地間には
電池１０が接続され、理想的には入力インピーダンスが
零であることを示している。入力の直流電位は任意で良
いが、実際は回路構成上の制約から、トランジスタのベ
ース・エミッタ間電圧■ＢＥの２個分（２Ｖ ａａ）も
しくは１個分（ＩＶＢＥ）に設定すると便利である。
出力端子４ａ、４ｂは（＋）、（−）の差動出力型にな
っており、原理的に出力インピーダンスは無限大である
。
っており、原理的に出力インピーダンスは無限大である
。
この電流増幅セルは、差動電流入力が然るべき増幅率で
増幅された後、電流源１１から出力端子４ａ、４ｂを経
て外部へ差動電流が出力されるようになっている。
増幅された後、電流源１１から出力端子４ａ、４ｂを経
て外部へ差動電流が出力されるようになっている。
いま、第１図に示した電流増幅セルを２段カスケード接
続する場合を考える。この場合、１段目の出力をそのま
ま２段目の入力に接続する。１段目の出力は電流出力で
あるからその電位は任意に設定でき、２段目のどの様な
電位点（この場合は、電池１０の電圧）に対しても問題
なく信号を送り込むことができる。電流信号はこのよう
に間違いなく送り込まれるが、入力インピーダンスが零
であるので、信号電圧は全く現れない。この特徴は、入
出力の接続ラインから他の回路ブロックへ信号の不要な
漏れをなくする点で有効である。
続する場合を考える。この場合、１段目の出力をそのま
ま２段目の入力に接続する。１段目の出力は電流出力で
あるからその電位は任意に設定でき、２段目のどの様な
電位点（この場合は、電池１０の電圧）に対しても問題
なく信号を送り込むことができる。電流信号はこのよう
に間違いなく送り込まれるが、入力インピーダンスが零
であるので、信号電圧は全く現れない。この特徴は、入
出力の接続ラインから他の回路ブロックへ信号の不要な
漏れをなくする点で有効である。
また、上記したように入力インピーダンスが低い（理想
的には零）電流型入力端子および出力インピーダンスが
高い（理想的には無限大）電流出力端子を有する電流モ
ード機能アナログ回路セルの内部に、上記したような増
幅以外の整流や乗算機能を持たせた場合も、上記したよ
うな特徴は全く失われることなく継承される。また、各
々のアナログ回路セルの電源電圧もアナログ回路セルの
出力ダイナミックレンジの範囲内で有れば自由に設定す
ることができる。極端なことを言えば、各アナログ回路
セル毎に違った電源電圧を設定することも可能である。
的には零）電流型入力端子および出力インピーダンスが
高い（理想的には無限大）電流出力端子を有する電流モ
ード機能アナログ回路セルの内部に、上記したような増
幅以外の整流や乗算機能を持たせた場合も、上記したよ
うな特徴は全く失われることなく継承される。また、各
々のアナログ回路セルの電源電圧もアナログ回路セルの
出力ダイナミックレンジの範囲内で有れば自由に設定す
ることができる。極端なことを言えば、各アナログ回路
セル毎に違った電源電圧を設定することも可能である。
しかも、差動電流で信号の受は渡しをするために、電源
や接地ラインからのノイズや妨害を受けることが極めて
少ない特徴を有する。
や接地ラインからのノイズや妨害を受けることが極めて
少ない特徴を有する。
上述したように、本発明の半導体集積回路は、電流モー
ドで動作し、基本的に、入力インピーダンスは零、出力
インピーダンスは無限大であるアナログ回路セルを用い
ることにより、複数のステージを例えばカスケード接続
する際などに、バイアス電位の制限を受けることはなく
、電源電圧なども比較的自由に設定でき、また、受は側
の入力インピーダンスが低いので、接続部位に発生する
信号電圧も小さく、他の回路ブロックへの妨害も少なく
なるという利点がある。
ドで動作し、基本的に、入力インピーダンスは零、出力
インピーダンスは無限大であるアナログ回路セルを用い
ることにより、複数のステージを例えばカスケード接続
する際などに、バイアス電位の制限を受けることはなく
、電源電圧なども比較的自由に設定でき、また、受は側
の入力インピーダンスが低いので、接続部位に発生する
信号電圧も小さく、他の回路ブロックへの妨害も少なく
なるという利点がある。
次に、本発明の半導体集積回路で用いられるアナログ回
路セルの相異なる具体的な回路例について、第２図乃至
第１１図を参照しながら詳述する。
路セルの相異なる具体的な回路例について、第２図乃至
第１１図を参照しながら詳述する。
第２図は、第１図の電流増幅セルを、電流吸い込み型入
力端子および電流吐き出し型出力端子を持つように構成
した一例を示している。ここで、１は高電位側のｖＣＣ
電源端子、２は低電位側のＶ、電源端子、ＱｌおよびＱ
２はベース相互が一方の入力端子３ａに共通に接続され
ると共にエミッタ相互がＶＲＲ電源ラインに接続された
ＮＰＮ トランジスタ、同様に、Ｑ３およびＱ４はベー
ス相互が他方の入力端子３ｂに共通に接続されると共に
エミッタ相互がＶＰｔ！電源ラインに接続されたＮＰＮ
トランジスタであり、上記ＮＰＮトランシスタＱ２お
よびＱ４のコレクタ相互・エミッタ相互が接続されてい
る。Ｒは上記ＮＰＮ ）ランジスタＱ２のコレクタ・ベ
ース間および上記ＮＰＮトランジスタＱ４のコレクタ・
ベース間にそれぞれ接続された抵抗、Ｑ５およびＱ６は
カレントミラー回路を形成するＰＮＰ ）ランジスタで
あり、その入力側のダイオード接続されたトランジスタ
Ｑ５が上記ＮＰＮトランジスタＱ１のコレクタ負荷とし
て接続され、その出力側のトランジスタＱ６が一方の出
力端子４ａに共通に接続されている。同様に、Ｑ７およ
びＧ８はカレントミラー回路を形成するＰＮＰ ）ラン
ジスタであり、その入力側のダイオード接続されたトラ
ンジスタＱ７が上記ＮＰＮ ）ランジスタＱ３のコレク
タ負荷として接続され、その出力側のトランジスタＱ８
が他方の仕方端子４ｂに共通に接続されている。
力端子および電流吐き出し型出力端子を持つように構成
した一例を示している。ここで、１は高電位側のｖＣＣ
電源端子、２は低電位側のＶ、電源端子、ＱｌおよびＱ
２はベース相互が一方の入力端子３ａに共通に接続され
ると共にエミッタ相互がＶＲＲ電源ラインに接続された
ＮＰＮ トランジスタ、同様に、Ｑ３およびＱ４はベー
ス相互が他方の入力端子３ｂに共通に接続されると共に
エミッタ相互がＶＰｔ！電源ラインに接続されたＮＰＮ
トランジスタであり、上記ＮＰＮトランシスタＱ２お
よびＱ４のコレクタ相互・エミッタ相互が接続されてい
る。Ｒは上記ＮＰＮ ）ランジスタＱ２のコレクタ・ベ
ース間および上記ＮＰＮトランジスタＱ４のコレクタ・
ベース間にそれぞれ接続された抵抗、Ｑ５およびＱ６は
カレントミラー回路を形成するＰＮＰ ）ランジスタで
あり、その入力側のダイオード接続されたトランジスタ
Ｑ５が上記ＮＰＮトランジスタＱ１のコレクタ負荷とし
て接続され、その出力側のトランジスタＱ６が一方の出
力端子４ａに共通に接続されている。同様に、Ｑ７およ
びＧ８はカレントミラー回路を形成するＰＮＰ ）ラン
ジスタであり、その入力側のダイオード接続されたトラ
ンジスタＱ７が上記ＮＰＮ ）ランジスタＱ３のコレク
タ負荷として接続され、その出力側のトランジスタＱ８
が他方の仕方端子４ｂに共通に接続されている。
この電流増幅セルにおいて、入力の直流電位はＮＰＮ
）ランジスタのベース・エミッタ間電圧ＶＢ１１の１個
分（Ｉ Ｖ ＢＥ）であり、出力電流はカレントミラー
回路で折り返される。差動電流利得Ｇｉは、 Ｇ１−１φＲ／Ｖ丁 （■：同相の直流バイアス電流、
ｖ丁＝熱電圧、Ｒ：負荷抵抗）で表わされ、同相電流利
得は１で表わされる。ＮＰＮ ）ランジスタＱ２および
Ｑ４はエミッタがｖ６６電源ラインに接続され、コレク
タが共通に接続されると共に一対の抵抗Ｒの中間点に接
続されており、同相電流■は一定と考えられるから、一
対のＮＰＮトランジスタＲに流れる電流は一定てあり、
差動電流Δｉが一対の抵抗Ｒを流れ、２Ｒ・Δｌなる電
圧が一対のＮＰＮ トランジスタＱ２およびＱ４のベー
ス間に生じてこのトランジスタのバランスが崩れ、差動
分のみ増幅される。この時、同相電流分は変化せず動作
電流の総計は変化しないことに注意する必要がある。従
って、差動電流Δｉは同相電流ｌを越えることはできず
、リミッタ作用を生じ、大振幅の入力はクリップするこ
となり、振幅制限作用を有している。
）ランジスタのベース・エミッタ間電圧ＶＢ１１の１個
分（Ｉ Ｖ ＢＥ）であり、出力電流はカレントミラー
回路で折り返される。差動電流利得Ｇｉは、 Ｇ１−１φＲ／Ｖ丁 （■：同相の直流バイアス電流、
ｖ丁＝熱電圧、Ｒ：負荷抵抗）で表わされ、同相電流利
得は１で表わされる。ＮＰＮ ）ランジスタＱ２および
Ｑ４はエミッタがｖ６６電源ラインに接続され、コレク
タが共通に接続されると共に一対の抵抗Ｒの中間点に接
続されており、同相電流■は一定と考えられるから、一
対のＮＰＮトランジスタＲに流れる電流は一定てあり、
差動電流Δｉが一対の抵抗Ｒを流れ、２Ｒ・Δｌなる電
圧が一対のＮＰＮ トランジスタＱ２およびＱ４のベー
ス間に生じてこのトランジスタのバランスが崩れ、差動
分のみ増幅される。この時、同相電流分は変化せず動作
電流の総計は変化しないことに注意する必要がある。従
って、差動電流Δｉは同相電流ｌを越えることはできず
、リミッタ作用を生じ、大振幅の入力はクリップするこ
となり、振幅制限作用を有している。
第３図は、第１図の電流増幅セルを、電流吸い込み型入
力端子および電流吐き出し型出力端子を持ち、オーバー
ドライブ作用を有するように構成した一例を示している
。この電流増幅セルは、第２図に示した電流増幅セルと
比べて、ＮＰＮ ）ランジスタＱ１およびＱ２は一方の
トランジスタＱ１のベースと他方のトランジスタＱ２の
コレクタとが接続され、同様に、ＮＰＮトランジスタＱ
３およびＱ４は一方のトランジスタＱ３のベースと他方
のトランジスタＱ４のコレクタとが接続され、ＮＰＮ
）ランジスタＱ２およびＱ４のベース相互・エミッタ相
互が接続されている点が異なり、その他は同じであるの
で第２図中と同一符号を付している。
力端子および電流吐き出し型出力端子を持ち、オーバー
ドライブ作用を有するように構成した一例を示している
。この電流増幅セルは、第２図に示した電流増幅セルと
比べて、ＮＰＮ ）ランジスタＱ１およびＱ２は一方の
トランジスタＱ１のベースと他方のトランジスタＱ２の
コレクタとが接続され、同様に、ＮＰＮトランジスタＱ
３およびＱ４は一方のトランジスタＱ３のベースと他方
のトランジスタＱ４のコレクタとが接続され、ＮＰＮ
）ランジスタＱ２およびＱ４のベース相互・エミッタ相
互が接続されている点が異なり、その他は同じであるの
で第２図中と同一符号を付している。
この電流増幅セルにおいて、いま、同相電流Ｉが入力端
子３ ａ ｓ ３ ｂに流れ込んでおり、差動電流Δｉ
−０とすれば、理想的（トランジスタの電流増幅率β−
閃の場合）には、出力端子４ ａ ｓ４ｂには同相電流
Ｉがそのまま現われる。ここで、差動入力があると、＋
Ｒ・ΔｉがＮＰＮトランジスタＱ１のベース側に発生し
、−Ｒ・ΔｉがＮＰＮ ）ランジスタＱ３のベース側に
発生し、それぞれのトランジスタの相互コンダクタンス
Ｇｍ−（出力電流）／（入力電圧）の非線形により、電
流が増える方向の入力に対してはオーバードライブされ
、大きな入力信号に対してもクリップし難い特性を持つ
。なお、第３図の電流増幅セルの詳細は、特開昭４８−
２７６６４号公報「差動増幅器」に述べられている。
子３ ａ ｓ ３ ｂに流れ込んでおり、差動電流Δｉ
−０とすれば、理想的（トランジスタの電流増幅率β−
閃の場合）には、出力端子４ ａ ｓ４ｂには同相電流
Ｉがそのまま現われる。ここで、差動入力があると、＋
Ｒ・ΔｉがＮＰＮトランジスタＱ１のベース側に発生し
、−Ｒ・ΔｉがＮＰＮ ）ランジスタＱ３のベース側に
発生し、それぞれのトランジスタの相互コンダクタンス
Ｇｍ−（出力電流）／（入力電圧）の非線形により、電
流が増える方向の入力に対してはオーバードライブされ
、大きな入力信号に対してもクリップし難い特性を持つ
。なお、第３図の電流増幅セルの詳細は、特開昭４８−
２７６６４号公報「差動増幅器」に述べられている。
第４図は、電流吸い込み型入力端子および電流吐き出し
型出力端子を持つ整流セルの一例を示している。この整
流セルは、第２図に示した電流増幅セルと比べて、ＮＰ
Ｎ）ランジスタＱ１に対してダーリントン接続されたＮ
ＰＮトランジスタＱｌ’ と、同様に、ＮＰＮ ）ラ
ンジスタＱ３に対してダーリントン接続されたＮＰＮ
トランジスタＱ３°とが付加され、一対の抵抗Ｒがダイ
オード接続されたＮＰＮ ）ランジスタ（あるいはダイ
オード）Ｑ９およびＱ１０に置換されている点が異なり
、その他は同じであるので第２図中と同一符号を付して
いる。
型出力端子を持つ整流セルの一例を示している。この整
流セルは、第２図に示した電流増幅セルと比べて、ＮＰ
Ｎ）ランジスタＱ１に対してダーリントン接続されたＮ
ＰＮトランジスタＱｌ’ と、同様に、ＮＰＮ ）ラ
ンジスタＱ３に対してダーリントン接続されたＮＰＮ
トランジスタＱ３°とが付加され、一対の抵抗Ｒがダイ
オード接続されたＮＰＮ ）ランジスタ（あるいはダイ
オード）Ｑ９およびＱ１０に置換されている点が異なり
、その他は同じであるので第２図中と同一符号を付して
いる。
この整流セルにおいては、差動入力電流の半波毎に２つ
のダーリントン接続トランジスタが交互に駆動され、そ
れぞれ対応してカレントミラー回路で折り返され、出力
端子４ａｓ４ｂには、正の半波、負の半波がそれぞれ整
流された電流出力が得られる。なお、余波整流出力を望
も場合には、出力端子４ａ、４ｂを短絡接続すればよい
。
のダーリントン接続トランジスタが交互に駆動され、そ
れぞれ対応してカレントミラー回路で折り返され、出力
端子４ａｓ４ｂには、正の半波、負の半波がそれぞれ整
流された電流出力が得られる。なお、余波整流出力を望
も場合には、出力端子４ａ、４ｂを短絡接続すればよい
。
第５図は、電流吸い込み型入力端子および電流吐き出し
型出力端子を持つパルスカウント型ＦＭ（周波数変調）
検波セルの一例を示している。このパルスカウント型Ｆ
Ｍ検波セルは、通常の電圧入力型のパルスカウント型Ｆ
Ｍ検波用のダブリ−バランス回路の入力端子対とＶ、電
源ラインとの間に、ダイオードＤ１〜Ｄ３（あるいはダ
イオード接続されたトランジスタ）からなる電圧入力か
ら電流出力への変換回路が付加されており、Ｑｌｌ〜Ｑ
２０はＮＰＮトランジスタ、Ｑ３１、Ｑ３２はＰＮＰ
）ランジスタ、Ｄ４〜Ｄ８はダイオード、Ｒ１−Ｒ３は
抵抗、Ｃは容量である。
型出力端子を持つパルスカウント型ＦＭ（周波数変調）
検波セルの一例を示している。このパルスカウント型Ｆ
Ｍ検波セルは、通常の電圧入力型のパルスカウント型Ｆ
Ｍ検波用のダブリ−バランス回路の入力端子対とＶ、電
源ラインとの間に、ダイオードＤ１〜Ｄ３（あるいはダ
イオード接続されたトランジスタ）からなる電圧入力か
ら電流出力への変換回路が付加されており、Ｑｌｌ〜Ｑ
２０はＮＰＮトランジスタ、Ｑ３１、Ｑ３２はＰＮＰ
）ランジスタ、Ｄ４〜Ｄ８はダイオード、Ｒ１−Ｒ３は
抵抗、Ｃは容量である。
このパルスカウント型ＦＭ検波セルにおいては、入力Ｆ
Ｍパルス列が、ダブリ−バランス回路の電流源側（図中
下側）の差動増幅器のコレクタ間に接続された容量Ｃを
充放電し、出力端子４ａ、４ｂには復調された音声信号
を含むＰＷＭ （パルス幅変調）波が電流出力として得
られる。
Ｍパルス列が、ダブリ−バランス回路の電流源側（図中
下側）の差動増幅器のコレクタ間に接続された容量Ｃを
充放電し、出力端子４ａ、４ｂには復調された音声信号
を含むＰＷＭ （パルス幅変調）波が電流出力として得
られる。
第６図は、電流吸い込み型入力端子および電流吐き出し
型出力端子を持つＦＭクオドラチャ検波セルの一例を示
している。このＦＭクオドラチャ検波セルは、通常の電
圧入力型のＦＭクオドラチャ検波用のダブリ−バランス
回路のＦＭ信号入力端子３ａ、３ｂとＶＥＥ電源ライン
との間に、ダイオードＤ１〜Ｄ３からなる電圧入力から
電流出力への変換回路が付加されており、Ｑ１１〜Ｑ２
６はＮＰＮ ）ランジスタ、Ｑ３１、Ｑ３２はＰＮＰト
ランジスタ、Ｄ４〜Ｄ６はダイオード、Ｒ１、Ｒ２は抵
抗、Ｃは容量である。
型出力端子を持つＦＭクオドラチャ検波セルの一例を示
している。このＦＭクオドラチャ検波セルは、通常の電
圧入力型のＦＭクオドラチャ検波用のダブリ−バランス
回路のＦＭ信号入力端子３ａ、３ｂとＶＥＥ電源ライン
との間に、ダイオードＤ１〜Ｄ３からなる電圧入力から
電流出力への変換回路が付加されており、Ｑ１１〜Ｑ２
６はＮＰＮ ）ランジスタ、Ｑ３１、Ｑ３２はＰＮＰト
ランジスタ、Ｄ４〜Ｄ６はダイオード、Ｒ１、Ｒ２は抵
抗、Ｃは容量である。
このＦＭクオドラチャ検波セルにおいては、ダブ−リー
バランス回路の電流源側（図中下側）の差動増幅器には
ＦＭ変調された入力電流がＦＭ信号入力端子３ ａ ｓ
３ ｂを介してそのまま印加され、乗算側（図中上側
）の差動増幅器には、外部の移相回路（図示せず）によ
って移相された搬送波信号が搬送波信号入力端子６１を
介して印加される。
バランス回路の電流源側（図中下側）の差動増幅器には
ＦＭ変調された入力電流がＦＭ信号入力端子３ ａ ｓ
３ ｂを介してそのまま印加され、乗算側（図中上側
）の差動増幅器には、外部の移相回路（図示せず）によ
って移相された搬送波信号が搬送波信号入力端子６１を
介して印加される。
結果として、出力端子４ ａ ｓ ４ ｂには、復調さ
れた音声信号を含むＰＷＭ電流出力が得られる。
れた音声信号を含むＰＷＭ電流出力が得られる。
第７図は、電流吸い込み型入力端子および電流吐き出し
型出力端子を持つ乗算セルの一例を示している。この乗
算セルは、通常の電圧入力型の乗算セル用のダブリ−バ
ランス回路の電流源側（図中下側）の差動増幅器に接続
されている一方の系統の入力端子３ａ、３ｂとＶＥＥ電
源ラインとの間にダイオードＤ１〜Ｄ３からなる電圧入
力から電流出力への変換回路が付加され、同様に、ＶＣ
Ｃ電源ラインと乗算側（図中上側）の差動増幅器の入力
ノードとの間にダイオードＤ１゛ 〜Ｄ３°からなる電
圧入力から電流出力への変換回路が付加されており、Ｑ
ｌｌ〜Ｑ１９はＮＰＮトランジスタ、０３１〜Ｑ３４は
ＰＮＰトランジスタ、Ｄ４〜Ｄ６はダイオード、Ｒは抵
抗、３ａ’ ３ｂ’ は他方の系統の入力端子であ
る。
型出力端子を持つ乗算セルの一例を示している。この乗
算セルは、通常の電圧入力型の乗算セル用のダブリ−バ
ランス回路の電流源側（図中下側）の差動増幅器に接続
されている一方の系統の入力端子３ａ、３ｂとＶＥＥ電
源ラインとの間にダイオードＤ１〜Ｄ３からなる電圧入
力から電流出力への変換回路が付加され、同様に、ＶＣ
Ｃ電源ラインと乗算側（図中上側）の差動増幅器の入力
ノードとの間にダイオードＤ１゛ 〜Ｄ３°からなる電
圧入力から電流出力への変換回路が付加されており、Ｑ
ｌｌ〜Ｑ１９はＮＰＮトランジスタ、０３１〜Ｑ３４は
ＰＮＰトランジスタ、Ｄ４〜Ｄ６はダイオード、Ｒは抵
抗、３ａ’ ３ｂ’ は他方の系統の入力端子であ
る。
この乗算セルにおいては、２系統の入力が電流源側（図
中下側）の差動増幅器、乗算側（図中上側）の差動増幅
器にそれぞれ対応して供給され、結果として、出力端子
４ａ、４ｂには、２系統の入力の乗算結果を表わす電流
出力か得られる。
中下側）の差動増幅器、乗算側（図中上側）の差動増幅
器にそれぞれ対応して供給され、結果として、出力端子
４ａ、４ｂには、２系統の入力の乗算結果を表わす電流
出力か得られる。
第８図は、電流吸い込み型入力端子および電流吐き出し
型出力端子を持つエミッタ結合マルチバイブレータセル
の一例を示している。このエミッタ結合マルチバイブレ
ータセルにおいて、Ｑ１１〜Ｑ１９はＮＰＮトランジス
タ、Ｑ３１、Ｑ３２はＰＮＰ ）ランジスタ、Ｄ１〜Ｄ
４はダイオード、Ｒ１、Ｒ２は抵抗、ＣＴは容量、Ｉｏ
は電流源である。
型出力端子を持つエミッタ結合マルチバイブレータセル
の一例を示している。このエミッタ結合マルチバイブレ
ータセルにおいて、Ｑ１１〜Ｑ１９はＮＰＮトランジス
タ、Ｑ３１、Ｑ３２はＰＮＰ ）ランジスタ、Ｄ１〜Ｄ
４はダイオード、Ｒ１、Ｒ２は抵抗、ＣＴは容量、Ｉｏ
は電流源である。
このエミッタ結合マルチバイブレータセルは電流制御型
発振回路であり、その入力は周波数制御用の制御入力で
あり、内蔵容量ＣＴと動作電流の関係により発振周波数
が定まり、出力端子４ａ、４ｂには差動のパルス電流出
力が得られる。
発振回路であり、その入力は周波数制御用の制御入力で
あり、内蔵容量ＣＴと動作電流の関係により発振周波数
が定まり、出力端子４ａ、４ｂには差動のパルス電流出
力が得られる。
第９図は、電流吸い込み型入力端子および電流吐き出し
型出力端子を持つＥＣＬ （エミッタ結合論理）分周セ
ルの一例を示している。このＥＣＬ分周セルは、通常の
電圧入力型のＥＣＬ分周セルの入力端子３ａ、３ｂとｖ
ｇｇ電源ラインとの間に抵抗Ｒ１およびＲ２、ダイオー
ドＤ１〜Ｄ３からなる電圧入力から電流出力への変換回
路が付加されており、Ｑｌｌ〜Ｑ２４はＮＰＮトランジ
スタ、Ｑ３１〜Ｑ３４はＰＮＰトランジスタ、Ｄ４はダ
イオード、Ｒ３−Ｒ１１は抵抗である。
型出力端子を持つＥＣＬ （エミッタ結合論理）分周セ
ルの一例を示している。このＥＣＬ分周セルは、通常の
電圧入力型のＥＣＬ分周セルの入力端子３ａ、３ｂとｖ
ｇｇ電源ラインとの間に抵抗Ｒ１およびＲ２、ダイオー
ドＤ１〜Ｄ３からなる電圧入力から電流出力への変換回
路が付加されており、Ｑｌｌ〜Ｑ２４はＮＰＮトランジ
スタ、Ｑ３１〜Ｑ３４はＰＮＰトランジスタ、Ｄ４はダ
イオード、Ｒ３−Ｒ１１は抵抗である。
このＥＣＬ分周セルは、入力端子に与えられた特定周波
数の信号を１／２の周波数に分周し、出力端子（４ａ、
４ｂ）、（４ａ’ 、４ｂ’ ）には分周電流出力が得
られる。
数の信号を１／２の周波数に分周し、出力端子（４ａ、
４ｂ）、（４ａ’ 、４ｂ’ ）には分周電流出力が得
られる。
ところで、通常のシステムは、入力端子に高インピーダ
ンスを要求し、信号も電圧で供給される場合が多い。こ
のようなシステムのフロントエンド部などのように複数
個のアナログ回路セルを組合せる場合の初段に使用され
るインターフェイス用のセルの一例として、高インピー
ダンスの電圧入力端子および高インピーダンスの電流出
力端子を有し、入力は電圧モード、出力は電流モードで
動作するＧｍ増幅型セルを第１０図に示している。
ンスを要求し、信号も電圧で供給される場合が多い。こ
のようなシステムのフロントエンド部などのように複数
個のアナログ回路セルを組合せる場合の初段に使用され
るインターフェイス用のセルの一例として、高インピー
ダンスの電圧入力端子および高インピーダンスの電流出
力端子を有し、入力は電圧モード、出力は電流モードで
動作するＧｍ増幅型セルを第１０図に示している。
このＧｍ増幅型セルにおいて、Ｑｌｌ〜Ｑ１３はＮＰＮ
Ｉ−ランジスタ、Ｑ３１〜Ｑ３４はＰＮＰトランジス
タ、Ｄｌはダイオード、Ｒ１−Ｒ３は抵抗、３ａ、３ｂ
は入力端子、４ｇ、４ｂは出力端子であり、入力は普通
の差動増幅器で受け、出力部は第２図に示した増幅セル
のような利得を有するカレントミラー回路を用いている
。
Ｉ−ランジスタ、Ｑ３１〜Ｑ３４はＰＮＰトランジス
タ、Ｄｌはダイオード、Ｒ１−Ｒ３は抵抗、３ａ、３ｂ
は入力端子、４ｇ、４ｂは出力端子であり、入力は普通
の差動増幅器で受け、出力部は第２図に示した増幅セル
のような利得を有するカレントミラー回路を用いている
。
また、システムのリアエンド部などのように複数個のア
ナログ回路セルを組合せる場合の最終段に使用されるイ
ンターフェイス用のセルの一例として、低インピーダン
スの電流入力端子および高インピーダンスのシングルエ
ンド電流出力端子を有し、入力及び出力が電流モードで
動作するシングルエンド電流増幅型セルを第１１図に示
している。このシングルエンド電流増幅型セルは、第３
図に示した増幅セルの出力部を変更したものであり、Ｑ
１〜Ｑ４、ＱｌｌはＮＰＮ ）ランジスタ、Ｑ５〜Ｑ８
はＰＮＰトランジスタ、Ｄｌはダイオード、Ｒは抵抗、
３ａ、３ｂは入力端子、４はシングルエンド電圧出力端
子であり、差動電流入力をシングルエンドの電＾出力に
変換する機能を有している。シングルエンド電流出力端
子４と、ＶＥＥ電源端子２と■ｃｃ電源端子１の間の任
意電圧点に負荷抵抗を接続することによって、シングル
エンドの電圧出力を得ることができる。また、負荷抵抗
をセル内に包含させ、エミッタホロワを付加して電圧出
力型セルとすることも可能である。
ナログ回路セルを組合せる場合の最終段に使用されるイ
ンターフェイス用のセルの一例として、低インピーダン
スの電流入力端子および高インピーダンスのシングルエ
ンド電流出力端子を有し、入力及び出力が電流モードで
動作するシングルエンド電流増幅型セルを第１１図に示
している。このシングルエンド電流増幅型セルは、第３
図に示した増幅セルの出力部を変更したものであり、Ｑ
１〜Ｑ４、ＱｌｌはＮＰＮ ）ランジスタ、Ｑ５〜Ｑ８
はＰＮＰトランジスタ、Ｄｌはダイオード、Ｒは抵抗、
３ａ、３ｂは入力端子、４はシングルエンド電圧出力端
子であり、差動電流入力をシングルエンドの電＾出力に
変換する機能を有している。シングルエンド電流出力端
子４と、ＶＥＥ電源端子２と■ｃｃ電源端子１の間の任
意電圧点に負荷抵抗を接続することによって、シングル
エンドの電圧出力を得ることができる。また、負荷抵抗
をセル内に包含させ、エミッタホロワを付加して電圧出
力型セルとすることも可能である。
第１２図は、上述した各種のセルの一部を組合わせて構
成したシステムあるいはサブシステムの一例として、複
数個のアナログ回路セルがカスケード接続されたＰＬＬ
（位相同期ループ）逓倍回路を示している。電圧入力
信号はＧｍ増幅型セル１２を介して電流に変換され、次
段の乗算セル１３の一方の入力に与えられる。この乗算
セル１３の他方の入力は、後段のＥＣＬ分周セル１６か
ら供給される。上記乗算セル１３の出力はループフィル
タ１４を経て、エミッタ結合マルチバイブレータセル１
５に制御入力として供給される。
成したシステムあるいはサブシステムの一例として、複
数個のアナログ回路セルがカスケード接続されたＰＬＬ
（位相同期ループ）逓倍回路を示している。電圧入力
信号はＧｍ増幅型セル１２を介して電流に変換され、次
段の乗算セル１３の一方の入力に与えられる。この乗算
セル１３の他方の入力は、後段のＥＣＬ分周セル１６か
ら供給される。上記乗算セル１３の出力はループフィル
タ１４を経て、エミッタ結合マルチバイブレータセル１
５に制御入力として供給される。
さらに、上記エミッタ結合マルチバイブレータセル１５
の出力はＥＣＬ分周セル１６に供給されてＰＬＬか完結
し、上記エミッタ結合マルチバイブレータセル１５の発
振出力は入力信号の２倍の周波数に位相同期することに
なる。
の出力はＥＣＬ分周セル１６に供給されてＰＬＬか完結
し、上記エミッタ結合マルチバイブレータセル１５の発
振出力は入力信号の２倍の周波数に位相同期することに
なる。
また、複数個のアナログ回路セルの組合せは、上記カス
ケード接続に限らず、同じ入力条件を有する２個以上の
セルの並列接続が可能であり、異なる入力条件ををする
２個以上のセルも簡単な回路的な工夫により並列接続が
可能である。
ケード接続に限らず、同じ入力条件を有する２個以上の
セルの並列接続が可能であり、異なる入力条件ををする
２個以上のセルも簡単な回路的な工夫により並列接続が
可能である。
なお、上記各側は、電流吸い込み型の入力端子と、電流
吐き出し型の出力端子を有するセルについて記述してき
たが、ＮＰＮトランジスタをＰＮＰトランジスタに置換
すると共にＶＣＣ電源端子とＶＩＩｇ電源端子とを置換
することにより、上記各側を、電流吐き出し型の入力端
子と電流吸い込み型の出力端子を持ったセルに変更する
ことも可能である。
吐き出し型の出力端子を有するセルについて記述してき
たが、ＮＰＮトランジスタをＰＮＰトランジスタに置換
すると共にＶＣＣ電源端子とＶＩＩｇ電源端子とを置換
することにより、上記各側を、電流吐き出し型の入力端
子と電流吸い込み型の出力端子を持ったセルに変更する
ことも可能である。
［発明の効果］
上述したように本発明の半導体集積回路によれば、少な
くとも電流吸い込み型入力端子および電流吐き出し型出
力端子（または電流吐き出し型入力端子および電流吸い
込み型出力端子）を有する電流モード機能アナログ回路
セルを含む複数個のアナログ回路セルが組み合わされて
構成されねので、次に述べるような効果が得られる。
くとも電流吸い込み型入力端子および電流吐き出し型出
力端子（または電流吐き出し型入力端子および電流吸い
込み型出力端子）を有する電流モード機能アナログ回路
セルを含む複数個のアナログ回路セルが組み合わされて
構成されねので、次に述べるような効果が得られる。
■回路セルの電源電圧を自由に設定できる。この場合、
最低電源電圧は回路の構成で決まり、最高電源電圧は素
子の耐圧で決まる。
最低電源電圧は回路の構成で決まり、最高電源電圧は素
子の耐圧で決まる。
■アナログ回路セル間のインターフェイスが簡単である
。接続部位の電圧を気にせずに、単に接続すればよい。
。接続部位の電圧を気にせずに、単に接続すればよい。
■セルの汎用性が高いので、最小限のセル数で種々のシ
ステムを構築できる。
ステムを構築できる。
■差動の電流モードで信号を伝達するので、電源リップ
ルや、外来ノイズに強い。
ルや、外来ノイズに強い。
即ち、本発明によれば、アナログ回路セルの組合せによ
り特定のシステムもしくはサブシステムを形成して特定
仕様のカスタム集積回路を実現する場合、デジタル回路
と同じ様に、アナログ回路セル間のインターフェイス条
件を気にせず、電源電圧や面倒なバイアス条件を合わせ
込むことが殆ど不要になり、汎用性の高い種々の機能を
持ったアナログ回路セルを用いて短期間に簡単な設計手
法で設計でき、特に納期の短い多品種の集積回路／大規
模集積回路を実現するのに好適である。
り特定のシステムもしくはサブシステムを形成して特定
仕様のカスタム集積回路を実現する場合、デジタル回路
と同じ様に、アナログ回路セル間のインターフェイス条
件を気にせず、電源電圧や面倒なバイアス条件を合わせ
込むことが殆ど不要になり、汎用性の高い種々の機能を
持ったアナログ回路セルを用いて短期間に簡単な設計手
法で設計でき、特に納期の短い多品種の集積回路／大規
模集積回路を実現するのに好適である。
第１図は本発明の半導体集積回路で用いられるアナログ
回路セルのうちの基本的な電流増幅セルのモデルを示す
等砺回路図、第２図乃至第１１図はそれぞれ半導体集積
回路で用いられるアナログ回路セルの相異なる具体例を
示しており、第２図は振幅制限型増幅セル、第３図はオ
ーバードライブ型増幅セル、第４図は整流セル、第５図
はパルスカウントＦＭ検波セル、第６図はクオドラチャ
ＦＭ検波セル、第７図は乗算セル、第８図はエミッタ結
合マルチバイブレータセル、第９図はＥＣＬ分周器セル
、第１０図はＧｍ増幅セル、第１１図はシングルエンド
出力型電流増幅セルを示す回路図、第１２図は本発明の
半導体集積回路の一実施例に形成されているシステムの
一例としてＰＬＬ逓倍回路を示すブロック図、第１３図
は従来の中間周波増幅セルを示す回路図である。 １・・・ＶＣＣ電源端子、２・・・ＶＥＲ電源端子、３
ａ。 ３ｂ、３ａ’ ３ｂ’−・・入力端子、４ａ、４ｂ
。 ４ａ’ ４ｂ’ ４・・・出力端子、１０・・電池
、１１・・・電流源、１２・・・Ｇｍ増幅型セル、１３
・・・乗算セル、１４・・・ループフィルタ、１５・・
・エミッタ結合マルチバイブレータセル、１６・・・Ｅ
ＣＬ分周セル、Ｑｌ、Ｑ２、Ｑｌ’ Ｑ３° Ｑ９〜
Ｑ２６・・・ＮＰＮ ）ランジスタ、Ｑ５〜Ｑ８、ＱＢ
１〜Ｑ３４・・・ＰＮＰ ）ランジスタ、Ｄ１〜Ｄ３、
ＤＩ’〜Ｄ３’ 、Ｄ４〜Ｄ８・・・ダイオード（ある
いはダイオード接続されたトランジスタ）、Ｒ５Ｒ１〜
Ｒ１１・・・抵抗、Ｃ，Ｃ丁・・・容量。 第１図 出願人代理人 弁理士 鈴江武彦 第２図 第３図 第４ 図 ？ 第５図 第８図 と 第 ０図
回路セルのうちの基本的な電流増幅セルのモデルを示す
等砺回路図、第２図乃至第１１図はそれぞれ半導体集積
回路で用いられるアナログ回路セルの相異なる具体例を
示しており、第２図は振幅制限型増幅セル、第３図はオ
ーバードライブ型増幅セル、第４図は整流セル、第５図
はパルスカウントＦＭ検波セル、第６図はクオドラチャ
ＦＭ検波セル、第７図は乗算セル、第８図はエミッタ結
合マルチバイブレータセル、第９図はＥＣＬ分周器セル
、第１０図はＧｍ増幅セル、第１１図はシングルエンド
出力型電流増幅セルを示す回路図、第１２図は本発明の
半導体集積回路の一実施例に形成されているシステムの
一例としてＰＬＬ逓倍回路を示すブロック図、第１３図
は従来の中間周波増幅セルを示す回路図である。 １・・・ＶＣＣ電源端子、２・・・ＶＥＲ電源端子、３
ａ。 ３ｂ、３ａ’ ３ｂ’−・・入力端子、４ａ、４ｂ
。 ４ａ’ ４ｂ’ ４・・・出力端子、１０・・電池
、１１・・・電流源、１２・・・Ｇｍ増幅型セル、１３
・・・乗算セル、１４・・・ループフィルタ、１５・・
・エミッタ結合マルチバイブレータセル、１６・・・Ｅ
ＣＬ分周セル、Ｑｌ、Ｑ２、Ｑｌ’ Ｑ３° Ｑ９〜
Ｑ２６・・・ＮＰＮ ）ランジスタ、Ｑ５〜Ｑ８、ＱＢ
１〜Ｑ３４・・・ＰＮＰ ）ランジスタ、Ｄ１〜Ｄ３、
ＤＩ’〜Ｄ３’ 、Ｄ４〜Ｄ８・・・ダイオード（ある
いはダイオード接続されたトランジスタ）、Ｒ５Ｒ１〜
Ｒ１１・・・抵抗、Ｃ，Ｃ丁・・・容量。 第１図 出願人代理人 弁理士 鈴江武彦 第２図 第３図 第４ 図 ？ 第５図 第８図 と 第 ０図
Claims (5)
- （１）少なくとも電流吸い込み型入力端子および電流吐
き出し型出力端子を有する電流モード機能アナログ回路
セルを含む複数個のアナログ回路セルが組み合わされて
構成された特定のシステムもしくはサブシステムを形成
する回路を有することを特徴とする半導体集積回路。 - （２）少なくとも電流吐き出し型入力端子および電流吸
い込み型出力端子を有する電流モード機能アナログ回路
セルを含む複数個のアナログ回路セルが組み合わされて
構成された特定のシステムもしくはサブシステムを形成
する回路を有することを特徴とする半導体集積回路。 - （３）前記複数個のアナログ回路セルはカスケード接続
されてなることを特徴とする請求項１または２記載の半
導体集積回路。 - （４）複数個のアナログ回路セルのうちの初段のアナロ
グ回路セルは、高インピーダンスの電圧入力端子および
高インピーダンスの電流出力端子を有するＧｍ増幅型ア
ナログ回路セルであることを特徴とする請求項１乃至３
のいずれか１項記載の半導体集積回路。 - （５）複数個のアナログ回路セルのうちの最終段のアナ
ログ回路セルは、低インピーダンスの電流入力端子およ
びシングルエンド出力端子を有するシングルエンド型ア
ナログ回路セルであることを特徴とする請求項１乃至４
のいずれか１項記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189531A JP2610361B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路 |
| US07/731,329 US5198781A (en) | 1990-07-19 | 1991-07-17 | Custom integrated circuit composed of a combination of analog circuit cells designed to operate in current mode |
| KR1019910012321A KR950012660B1 (ko) | 1990-07-19 | 1991-07-19 | 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189531A JP2610361B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476941A true JPH0476941A (ja) | 1992-03-11 |
| JP2610361B2 JP2610361B2 (ja) | 1997-05-14 |
Family
ID=16242857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189531A Expired - Fee Related JP2610361B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5198781A (ja) |
| JP (1) | JP2610361B2 (ja) |
| KR (1) | KR950012660B1 (ja) |
Cited By (1)
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| KR920003507A (ko) | 1992-02-29 |
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