JP2610361B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に係り、特に電流モード機
能アナログ回路セルを用いて特定仕様のカスタム集積回
路を実現する技術に関する。
能アナログ回路セルを用いて特定仕様のカスタム集積回
路を実現する技術に関する。
（従来の技術） 従来、アナログ回路セルの組合せにより特定のシステ
ムもしくはサブシステムを同一半導体基板上に形成して
特定仕様のカスタム集積回路を実現する場合に、例えば
第13図に示すような中間周波数増幅回路セルが用いられ
ている。ここで、１はVcc電源端子、２はVEE電源端子、
3a、3bは入力端子、4a、4bは出力端子、５はバイアス端
子、DA,…はそれぞれ差動増幅器、EFはエミッタフォロ
ワ回路、Q1〜Q27はNPNトランジスタ、R1〜R12は抵抗、C
1〜C4は容量である。３個の差動増幅器DA,…および１個
のエミッタフォロワ回路EFがカスケードに接続されてお
り、３個の差動増幅器DA,…の段間は容量Ｃにより結合
されており、３段目の差動増幅器DAの出力がエミッタフ
ォロワ回路EFを経て出力端子4a、4bに導出される。
ムもしくはサブシステムを同一半導体基板上に形成して
特定仕様のカスタム集積回路を実現する場合に、例えば
第13図に示すような中間周波数増幅回路セルが用いられ
ている。ここで、１はVcc電源端子、２はVEE電源端子、
3a、3bは入力端子、4a、4bは出力端子、５はバイアス端
子、DA,…はそれぞれ差動増幅器、EFはエミッタフォロ
ワ回路、Q1〜Q27はNPNトランジスタ、R1〜R12は抵抗、C
1〜C4は容量である。３個の差動増幅器DA,…および１個
のエミッタフォロワ回路EFがカスケードに接続されてお
り、３個の差動増幅器DA,…の段間は容量Ｃにより結合
されており、３段目の差動増幅器DAの出力がエミッタフ
ォロワ回路EFを経て出力端子4a、4bに導出される。
この中間周波数増幅回路セルにおいて、入力端子3a、
3bは、Vcc電源電圧から抵抗R1、R4を介してバイアスさ
れており、基本的に前段とは容量結合する必要がある。
また、出力端子4a、4bの電位は、Vcc電源電圧から抵抗R
11またはR10の電圧降下分（数100mV）とNPNトランジス
タQ13またはQ14のベース・エミッタ間電圧VBE1個分とだ
け低下した電位で固定されているので、後段に接続され
るアナログ回路セル（図示せず）の入力端子は、上記出
力端子4a、4bの電位に合わせて選択する必要がある。ま
た、回路のバイアスを決定するためのバイアス端子５に
外部から必要なだけ直流電流を流し込む必要がある。
3bは、Vcc電源電圧から抵抗R1、R4を介してバイアスさ
れており、基本的に前段とは容量結合する必要がある。
また、出力端子4a、4bの電位は、Vcc電源電圧から抵抗R
11またはR10の電圧降下分（数100mV）とNPNトランジス
タQ13またはQ14のベース・エミッタ間電圧VBE1個分とだ
け低下した電位で固定されているので、後段に接続され
るアナログ回路セル（図示せず）の入力端子は、上記出
力端子4a、4bの電位に合わせて選択する必要がある。ま
た、回路のバイアスを決定するためのバイアス端子５に
外部から必要なだけ直流電流を流し込む必要がある。
上記したように従来のアナログ回路セルは、入力、出
力、バイアス回路などがそれぞれ独自の思想で設計され
ているので、電源電圧や、バイアスを与える様々な電
圧、電流条件、インピーダンス値など、複雑な接続条件
を満足するように組み合わせる必要があり、汎用性に乏
しかった。そこで、従来のアナログ回路セルの組合せに
際しては、細かい技術検討と一部の回路の手直しなどが
必要であった。
力、バイアス回路などがそれぞれ独自の思想で設計され
ているので、電源電圧や、バイアスを与える様々な電
圧、電流条件、インピーダンス値など、複雑な接続条件
を満足するように組み合わせる必要があり、汎用性に乏
しかった。そこで、従来のアナログ回路セルの組合せに
際しては、細かい技術検討と一部の回路の手直しなどが
必要であった。
（発明が解決しようとする課題） 上記したように従来のアナログ回路セルの組合せによ
り特定のシステムもしくはサブシステムを形成して特定
仕様のカスタム集積回路を実現する場合、入力／出力端
子の電位が特定値に限定されたり、交流的なインピーダ
ンスのマッチングが要求されたりするので、インターフ
ェイスが複雑であり、複雑な接続条件を満足するように
組み合わせる必要があり、汎用性に乏しく、細かい技術
検討と一部の回路の手直しなどが必要であるという問題
がある。
り特定のシステムもしくはサブシステムを形成して特定
仕様のカスタム集積回路を実現する場合、入力／出力端
子の電位が特定値に限定されたり、交流的なインピーダ
ンスのマッチングが要求されたりするので、インターフ
ェイスが複雑であり、複雑な接続条件を満足するように
組み合わせる必要があり、汎用性に乏しく、細かい技術
検討と一部の回路の手直しなどが必要であるという問題
がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、アナログ回路セルの組合せにより特定のシ
ステムもしくはサブシステムを形成して特定仕様のカス
タム集積回路を実現する場合、デジタル回路と同じ様
に、アナログ回路セル間のインターフェイス条件を気に
せず、電源電圧や面倒なバイアス条件を合わせ込むこと
が殆ど不要になり、汎用性の高い種々の機能を持ったア
ナログ回路セルを用いて短期間に簡単な設計手法で設計
でき、特に納期の短い多品種の集積回路／大規模集積回
路を実現するのに好適な半導体集積回路を提供すること
にある。
その目的は、アナログ回路セルの組合せにより特定のシ
ステムもしくはサブシステムを形成して特定仕様のカス
タム集積回路を実現する場合、デジタル回路と同じ様
に、アナログ回路セル間のインターフェイス条件を気に
せず、電源電圧や面倒なバイアス条件を合わせ込むこと
が殆ど不要になり、汎用性の高い種々の機能を持ったア
ナログ回路セルを用いて短期間に簡単な設計手法で設計
でき、特に納期の短い多品種の集積回路／大規模集積回
路を実現するのに好適な半導体集積回路を提供すること
にある。
［発明の構成］ （課題を解決するための手段） 本発明の請求項１に記載した半導体集積回路は、アナ
ログ回路セルの組合せにより特定のシステムまたはサブ
システムを同一半導体基板上に形成した特定仕様のカス
タム集積回路において、電流モードで動作する機能を有
し、入力インピーダンスが実質的に零で且つ出力インピ
ーダンスが実質的に無限大の複数のアナログ回路セルを
カスケード接続して成り、前記各アナログ回路セルは、
電流吸い込み型入力端子と、この電流吸い込み型入力端
子に接続され、第１極性のバイポーラトランジスタの負
帰還による低インピーダンスを利用した入力部と、電流
吐き出し型出力端子と、この電流吐き出し型出力端子に
接続され、第２極性のバイポーラトランジスタにおける
コレクタの高インピーダンスを利用した出力部と、前記
入力部から吸い込んだ電流に応じた所定の処理を行い、
前記出力部から電流を吐き出す処理部とを備え、異なる
アナログ回路セルの電流吐き出し型出力端子と電流吸い
込み型入力端子との間で差動電流により信号の受け渡し
を行うことを特徴とする。
ログ回路セルの組合せにより特定のシステムまたはサブ
システムを同一半導体基板上に形成した特定仕様のカス
タム集積回路において、電流モードで動作する機能を有
し、入力インピーダンスが実質的に零で且つ出力インピ
ーダンスが実質的に無限大の複数のアナログ回路セルを
カスケード接続して成り、前記各アナログ回路セルは、
電流吸い込み型入力端子と、この電流吸い込み型入力端
子に接続され、第１極性のバイポーラトランジスタの負
帰還による低インピーダンスを利用した入力部と、電流
吐き出し型出力端子と、この電流吐き出し型出力端子に
接続され、第２極性のバイポーラトランジスタにおける
コレクタの高インピーダンスを利用した出力部と、前記
入力部から吸い込んだ電流に応じた所定の処理を行い、
前記出力部から電流を吐き出す処理部とを備え、異なる
アナログ回路セルの電流吐き出し型出力端子と電流吸い
込み型入力端子との間で差動電流により信号の受け渡し
を行うことを特徴とする。
また、本発明の請求項２に記載した半導体集積回路
は、アナログ回路セルの組合せにより特定のシステムま
たはサブシステムを同一半導体基板上に形成した特定仕
様のカスタム集積回路において、電流モードで動作する
機能を有し、入力インピーダンスが実質的に零で且つ出
力インピーダンスが実質的に無限大の複数のアナログ回
路セルをカスケード接続して成り、前記各アナログ回路
セルは、電流吐き出し型入力端子と、この電流吐き出し
型入力端子に接続され、第２極性のバイポーラトランジ
スタの負帰還による低インピーダンスを利用した入力部
と、電流吸い込み型出力端子と、この電流吸い込み型出
力端子に接続され、第１極性のバイポーラトランジスタ
におけるコレクタの高インピーダンスを利用した出力部
と、前記入力部から吐き出された電流に応じた所定の処
理を行い、前記出力部から電流を吸い込む処理部とを備
え、異なるアナログ回路セルの電流吸い込み型出力端子
と電流吐き出し型入力端子との間で差動電流により信号
の受け渡しを行うことを特徴とする。
は、アナログ回路セルの組合せにより特定のシステムま
たはサブシステムを同一半導体基板上に形成した特定仕
様のカスタム集積回路において、電流モードで動作する
機能を有し、入力インピーダンスが実質的に零で且つ出
力インピーダンスが実質的に無限大の複数のアナログ回
路セルをカスケード接続して成り、前記各アナログ回路
セルは、電流吐き出し型入力端子と、この電流吐き出し
型入力端子に接続され、第２極性のバイポーラトランジ
スタの負帰還による低インピーダンスを利用した入力部
と、電流吸い込み型出力端子と、この電流吸い込み型出
力端子に接続され、第１極性のバイポーラトランジスタ
におけるコレクタの高インピーダンスを利用した出力部
と、前記入力部から吐き出された電流に応じた所定の処
理を行い、前記出力部から電流を吸い込む処理部とを備
え、異なるアナログ回路セルの電流吸い込み型出力端子
と電流吐き出し型入力端子との間で差動電流により信号
の受け渡しを行うことを特徴とする。
（作 用） 電流モードで動作し、基本的に、入力インピーダンス
は零、出力インピーダンスは無限大であるアナログ回路
セルを用いているので、複数のステージを例えばカスケ
ード接続する際などに、バイアス電位の制限を受けるこ
とはなく、電源電圧なども比較的自由に設定でき、ま
た、受け側の入力インピーダンスが低いので、接続部位
に発生する信号電圧も小さく、他の回路ブロックへの妨
害も少なくなるという利点がある。
は零、出力インピーダンスは無限大であるアナログ回路
セルを用いているので、複数のステージを例えばカスケ
ード接続する際などに、バイアス電位の制限を受けるこ
とはなく、電源電圧なども比較的自由に設定でき、ま
た、受け側の入力インピーダンスが低いので、接続部位
に発生する信号電圧も小さく、他の回路ブロックへの妨
害も少なくなるという利点がある。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
本発明の半導体集積回路は、少なくとも電流吸い込み
型入力端子および電流吐き出し型出力端子（または電流
吐き出し型入力端子および電流吸い込み型出力端子）を
有する電流モード機能アナログ回路セルを含む複数個の
アナログ回路セルが組み合わされて構成された特定のシ
ステムもしくはサブシステムを形成する回路を有するこ
とを特徴とするものである。ここで、上記電流モード機
能アナログ回路セルとして最も基本的な回路セルである
電流増幅セルのモデルについて、第１図に示す等価回路
を参照して説明する。この電流増幅セルにおいて、入力
端子3a、3bは（＋）、（−）の差動入力型になってお
り、入力インピーダンスは電流入力を考慮して低く設定
されている。入力端子3a、3bと接地間には電池10が接続
され、理想的には入力インピーダンスが零であることを
示している。入力の直流電位は任意で良いが、実際は回
路構成上の制約から、トランジスタのベース・エミッタ
間電圧VBEの２個分（2VBE）もしくは１個分（1VBE）に
設定すると便利である。出力端子4a、4bは（＋）、
（−）の差動出力型になっており、原理的に出力インピ
ーダンスは無限大である。
型入力端子および電流吐き出し型出力端子（または電流
吐き出し型入力端子および電流吸い込み型出力端子）を
有する電流モード機能アナログ回路セルを含む複数個の
アナログ回路セルが組み合わされて構成された特定のシ
ステムもしくはサブシステムを形成する回路を有するこ
とを特徴とするものである。ここで、上記電流モード機
能アナログ回路セルとして最も基本的な回路セルである
電流増幅セルのモデルについて、第１図に示す等価回路
を参照して説明する。この電流増幅セルにおいて、入力
端子3a、3bは（＋）、（−）の差動入力型になってお
り、入力インピーダンスは電流入力を考慮して低く設定
されている。入力端子3a、3bと接地間には電池10が接続
され、理想的には入力インピーダンスが零であることを
示している。入力の直流電位は任意で良いが、実際は回
路構成上の制約から、トランジスタのベース・エミッタ
間電圧VBEの２個分（2VBE）もしくは１個分（1VBE）に
設定すると便利である。出力端子4a、4bは（＋）、
（−）の差動出力型になっており、原理的に出力インピ
ーダンスは無限大である。
この電流増幅セルは、差動電流入力が然るべき増幅率
で増幅された後、電流源11から出力端子4a、4bを経て外
部へ差動電流が出力されるようになっている。
で増幅された後、電流源11から出力端子4a、4bを経て外
部へ差動電流が出力されるようになっている。
いま、第１図に示した電流増幅セルを２段カスケード
接続する場合を考える。この場合、１段目の出力をその
まま２段目の入力に接続する。１段目の出力は電流出力
であるからその電位は任意に設定でき、２段目のどの様
な電位点（この場合は、電池10の電圧）に対しても問題
なく信号を送り込むことができる。電流信号はこのよう
に間違いなく送り込まれるが、入力インピーダンスが零
であるので、信号電圧は全く現れない。この特徴は、入
出力の接続ラインから他の回路ブロックへ信号の不要な
漏れをなくする点で有効である。
接続する場合を考える。この場合、１段目の出力をその
まま２段目の入力に接続する。１段目の出力は電流出力
であるからその電位は任意に設定でき、２段目のどの様
な電位点（この場合は、電池10の電圧）に対しても問題
なく信号を送り込むことができる。電流信号はこのよう
に間違いなく送り込まれるが、入力インピーダンスが零
であるので、信号電圧は全く現れない。この特徴は、入
出力の接続ラインから他の回路ブロックへ信号の不要な
漏れをなくする点で有効である。
また、上記したように入力インピーダンスが低い（理
想的には零）電流型入力端子および出力インピーダンス
が高い（理想的には無限大）電流出力端子を有する電流
モード機能アナログ回路セルの内部に、上記したような
増幅以外の整流や乗算機能を持たせた場合も、上記した
ような特徴は全く失われることなく継承される。また、
各々のアナログ回路セルの電源電圧もアナログ回路セル
の出力ダイナミックレンジの範囲内で有れば自由に設定
することができる。極端なことを言えば、各アナログ回
路セル毎に違った電源電圧を設定することも可能であ
る。しかも、差動電流で信号の受け渡しをするために、
電源や接地ラインからのノイズや妨害を受けることが極
めて少ない特徴を有する。
想的には零）電流型入力端子および出力インピーダンス
が高い（理想的には無限大）電流出力端子を有する電流
モード機能アナログ回路セルの内部に、上記したような
増幅以外の整流や乗算機能を持たせた場合も、上記した
ような特徴は全く失われることなく継承される。また、
各々のアナログ回路セルの電源電圧もアナログ回路セル
の出力ダイナミックレンジの範囲内で有れば自由に設定
することができる。極端なことを言えば、各アナログ回
路セル毎に違った電源電圧を設定することも可能であ
る。しかも、差動電流で信号の受け渡しをするために、
電源や接地ラインからのノイズや妨害を受けることが極
めて少ない特徴を有する。
上述したように、本発明の半導体集積回路は、電流モ
ードで動作し、基本的に、入力インピーダンスは零、出
力インピーダンスは無限大であるアナログ回路セルを用
いることにより、複数のステージを例えばカスケード接
続する際などに、バイアス電位の制限を受けることはな
く、電源電圧なども比較的自由に設定でき、また、受け
側の入力インピーダンスが低いので、接続部位に発生す
る信号電圧も小さく、他の回路ブロックへの妨害も少な
くなるという利点がある。
ードで動作し、基本的に、入力インピーダンスは零、出
力インピーダンスは無限大であるアナログ回路セルを用
いることにより、複数のステージを例えばカスケード接
続する際などに、バイアス電位の制限を受けることはな
く、電源電圧なども比較的自由に設定でき、また、受け
側の入力インピーダンスが低いので、接続部位に発生す
る信号電圧も小さく、他の回路ブロックへの妨害も少な
くなるという利点がある。
次に、本発明の半導体集積回路で用いられるアナログ
回路セルの相異なる具体的な回路例について、第２図乃
至第11図を参照しながら詳述する。
回路セルの相異なる具体的な回路例について、第２図乃
至第11図を参照しながら詳述する。
第２図は、第１図の電流増幅セルを、電流吸い込み型
入力端子および電流吐き出し型出力端子を持つように構
成した一例を示している。ここで、１は高電位側のVcc
電源端子、２は低電位側のVEE電源端子、Q1およびQ2は
ベース相互が一方の入力端子3aに共通に接続されると共
にエミッタ相互がVEE電源ラインに接続されたNPNトラン
ジスタ、同様に、Q3およびQ4はベース相互が他方の入力
端子3bに共通に接続されると共にエミッタ相互がVEE電
源ラインに接続されたNPNトランジスタであり、上記NPN
トランジスタQ2およびQ4のコレクタ相互・エミッタ相互
が接続されている。Ｒは上記NPNトランジスタQ2のコレ
クタ・ベース間および上記NPNトランジスタQ4のコレク
タ・ベース間にそれぞれ接続された抵抗、Q5およびQ6は
カレントミラー回路を形成するPNPトランジスタであ
り、その入力側のダイオード接続されたトランジスタQ5
が上記NPNトランジスタQ1のコレクタ負荷として接続さ
れ、その出力側のトランジスタQ6が一方の出力端子4aに
共通に接続されている。同様に、Q7およびQ8はカレント
ミラー回路を形成するPNPトランジスタであり、その入
力側のダイオード接続されたトランジスタQ7が上記NPN
トランジスタQ3のコレクタ負荷として接続され、その出
力側のトランジスタQ8が他方の出力端子4bに共通に接続
されている。
入力端子および電流吐き出し型出力端子を持つように構
成した一例を示している。ここで、１は高電位側のVcc
電源端子、２は低電位側のVEE電源端子、Q1およびQ2は
ベース相互が一方の入力端子3aに共通に接続されると共
にエミッタ相互がVEE電源ラインに接続されたNPNトラン
ジスタ、同様に、Q3およびQ4はベース相互が他方の入力
端子3bに共通に接続されると共にエミッタ相互がVEE電
源ラインに接続されたNPNトランジスタであり、上記NPN
トランジスタQ2およびQ4のコレクタ相互・エミッタ相互
が接続されている。Ｒは上記NPNトランジスタQ2のコレ
クタ・ベース間および上記NPNトランジスタQ4のコレク
タ・ベース間にそれぞれ接続された抵抗、Q5およびQ6は
カレントミラー回路を形成するPNPトランジスタであ
り、その入力側のダイオード接続されたトランジスタQ5
が上記NPNトランジスタQ1のコレクタ負荷として接続さ
れ、その出力側のトランジスタQ6が一方の出力端子4aに
共通に接続されている。同様に、Q7およびQ8はカレント
ミラー回路を形成するPNPトランジスタであり、その入
力側のダイオード接続されたトランジスタQ7が上記NPN
トランジスタQ3のコレクタ負荷として接続され、その出
力側のトランジスタQ8が他方の出力端子4bに共通に接続
されている。
この電流増幅セルにおいて、入力の直流電位はNPNト
ランジスタのベース・エミッタ間電圧VBEの１個分（1V
BE）であり、出力電流はカレントミラー回路で折り返さ
れる。差動電流利得Giは、 Gi＝Ｉ・R/VT（I:同相の直流バイアス電流、VT:熱電
圧、R:負荷抵抗）で表わされ、同相電流利得は１で表わ
される。NPNトランジスタQ2およびQ4はエミッタがVEE電
流ラインに接続され、コレクタが共通に接続されると共
に一対の抵抗Ｒの中間点に接続されており、同相電流Ｉ
は一定と考えられるから、一対のNPNトランジスタＲに
流れる電流は一定であり、差動電流Δｉが一対の抵抗Ｒ
を流れ、2R・Δｉなる電圧が一対のNPNトランジスタQ2
およびQ4のベース間に生じてこのトランジスタのバラン
スが崩れ、差動分のみ増幅される。この時、同相電流分
は変化せず動作電流の総計は変化しないことに注意する
必要がある。従って、差動電流Δｉは同相電流Ｉを越え
ることはできず、リミッタ作用を生じ、大振幅の入力は
クリップすることなり、振幅制限作用を有している。
ランジスタのベース・エミッタ間電圧VBEの１個分（1V
BE）であり、出力電流はカレントミラー回路で折り返さ
れる。差動電流利得Giは、 Gi＝Ｉ・R/VT（I:同相の直流バイアス電流、VT:熱電
圧、R:負荷抵抗）で表わされ、同相電流利得は１で表わ
される。NPNトランジスタQ2およびQ4はエミッタがVEE電
流ラインに接続され、コレクタが共通に接続されると共
に一対の抵抗Ｒの中間点に接続されており、同相電流Ｉ
は一定と考えられるから、一対のNPNトランジスタＲに
流れる電流は一定であり、差動電流Δｉが一対の抵抗Ｒ
を流れ、2R・Δｉなる電圧が一対のNPNトランジスタQ2
およびQ4のベース間に生じてこのトランジスタのバラン
スが崩れ、差動分のみ増幅される。この時、同相電流分
は変化せず動作電流の総計は変化しないことに注意する
必要がある。従って、差動電流Δｉは同相電流Ｉを越え
ることはできず、リミッタ作用を生じ、大振幅の入力は
クリップすることなり、振幅制限作用を有している。
第３図は、第１図の電流増幅セルを、電流吸い込み型
入力端子および電流吐き出し型出力端子を持ち、オーバ
ードライブ作用を有するように構成した一例を示してい
る。この電流増幅セルは、第２図に示した電流増幅セル
と比べて、NPNトランジスタQ1およびQ2は一方のトラン
ジスタQ1のベースと他方のトランジスタQ2のコレクタと
が接続され、同様に、NPNトランジスタQ3およびQ4は一
方のトランジスタQ3のベースと他方のトランジスタQ4の
コレクタとが接続され、NPNトランジスタQ2およびQ4の
ベース相互・エミッタ相互が接続されている点が異な
り、その他は同じであるので第２図中と同一符号を付し
ている。
入力端子および電流吐き出し型出力端子を持ち、オーバ
ードライブ作用を有するように構成した一例を示してい
る。この電流増幅セルは、第２図に示した電流増幅セル
と比べて、NPNトランジスタQ1およびQ2は一方のトラン
ジスタQ1のベースと他方のトランジスタQ2のコレクタと
が接続され、同様に、NPNトランジスタQ3およびQ4は一
方のトランジスタQ3のベースと他方のトランジスタQ4の
コレクタとが接続され、NPNトランジスタQ2およびQ4の
ベース相互・エミッタ相互が接続されている点が異な
り、その他は同じであるので第２図中と同一符号を付し
ている。
この電流増幅セルにおいて、いま、同相電流Ｉが入力
端子3a、3bに流れ込んでおり、差動電流Δｉ＝０とすれ
ば、理想的（トランジスタの電流増幅率β＝∞の場合）
には、出力端子4a、4bには同相電流Ｉがそのまま現われ
る。ここで、差動入力があると、＋Ｒ・ΔｉがNPNトラ
ンジスタQ1のベース側に発生し、−Ｒ・ΔｉがNPNトラ
ンジスタQ3のベース側に発生し、それぞれのトランジス
タの相互コンダクタンスGm＝（出力電流）／（入力電
圧）の非線形により、電流が増える方向の入力に対して
はオーバードライブされ、大きな入力信号に対してもク
リップし難い特性を持つ。なお、第３図の電流増幅セル
の詳細は、特開昭48−27664号公報「差動増幅器」に述
べられている。
端子3a、3bに流れ込んでおり、差動電流Δｉ＝０とすれ
ば、理想的（トランジスタの電流増幅率β＝∞の場合）
には、出力端子4a、4bには同相電流Ｉがそのまま現われ
る。ここで、差動入力があると、＋Ｒ・ΔｉがNPNトラ
ンジスタQ1のベース側に発生し、−Ｒ・ΔｉがNPNトラ
ンジスタQ3のベース側に発生し、それぞれのトランジス
タの相互コンダクタンスGm＝（出力電流）／（入力電
圧）の非線形により、電流が増える方向の入力に対して
はオーバードライブされ、大きな入力信号に対してもク
リップし難い特性を持つ。なお、第３図の電流増幅セル
の詳細は、特開昭48−27664号公報「差動増幅器」に述
べられている。
第４図は、電流吸い込み型入力端子および電流吐き出
し型出力端子を持つ整流セルの一例を示している。この
整流セルは、第２図に示した電流増幅セルと比べて、NP
NトランジスタQ1に対してダーリントン接続されたNPNト
ランジスタQ1′と、同様に、NPNトランジスタQ3に対し
てダーリントン接続されたNPNトランジスタQ3′とが付
加され、一対の抵抗Ｒがダイオード接続されたNPNトラ
ンジスタ（あるいはダイオード）Q9およびQ10に置換さ
れている点が異なり、その他は同じであるので第２図中
と同一符号を付している。
し型出力端子を持つ整流セルの一例を示している。この
整流セルは、第２図に示した電流増幅セルと比べて、NP
NトランジスタQ1に対してダーリントン接続されたNPNト
ランジスタQ1′と、同様に、NPNトランジスタQ3に対し
てダーリントン接続されたNPNトランジスタQ3′とが付
加され、一対の抵抗Ｒがダイオード接続されたNPNトラ
ンジスタ（あるいはダイオード）Q9およびQ10に置換さ
れている点が異なり、その他は同じであるので第２図中
と同一符号を付している。
この整流セルにおいては、差動入力電流の半波毎に２
つのダーリントン接続トランジスタが交互に駆動され、
それぞれ対応してカレントミラー回路で折り返され、出
力端子4a、4bには、正の半波、負の半波がそれぞれ整流
された電流出力が得られる。なお、全波整流出力を望む
場合には、出力端子4a、4bを短絡接続すればよい。
つのダーリントン接続トランジスタが交互に駆動され、
それぞれ対応してカレントミラー回路で折り返され、出
力端子4a、4bには、正の半波、負の半波がそれぞれ整流
された電流出力が得られる。なお、全波整流出力を望む
場合には、出力端子4a、4bを短絡接続すればよい。
第５図は、電流吸い込み型入力端子および電流吐き出
し型出力端子を持つパルスカウント型FM（周波数変調）
検波セルの一例を示している。このパルスカウント型FM
検波セルは、通常の電圧入力型のパルスカウント型FM検
波用のダブリーバランス回路の入力端子対とVEE電源ラ
インとの間に、ダイオードD1〜D3（ダイオード接続され
たトランジスタ）からなる電圧入力から電流出力への変
換回路が付加されており、Q11〜Q20はNPNトランジス
タ、Q31、Q32はPNPトランジスタ、D4〜D8はダイオー
ド、R1〜R3は抵抗、Ｃは容量である。
し型出力端子を持つパルスカウント型FM（周波数変調）
検波セルの一例を示している。このパルスカウント型FM
検波セルは、通常の電圧入力型のパルスカウント型FM検
波用のダブリーバランス回路の入力端子対とVEE電源ラ
インとの間に、ダイオードD1〜D3（ダイオード接続され
たトランジスタ）からなる電圧入力から電流出力への変
換回路が付加されており、Q11〜Q20はNPNトランジス
タ、Q31、Q32はPNPトランジスタ、D4〜D8はダイオー
ド、R1〜R3は抵抗、Ｃは容量である。
このパルスカウント型FM検波セルにおいては、入力FM
パルス列が、ダブリーバランス回路の電流源側（図中下
側）の差動増幅器のコレクタ間に接続された容量Ｃを充
放電し、出力端子4a、4bには復調された音声信号を含む
PWM（パルス幅変調）波が電流出力として得られる。
パルス列が、ダブリーバランス回路の電流源側（図中下
側）の差動増幅器のコレクタ間に接続された容量Ｃを充
放電し、出力端子4a、4bには復調された音声信号を含む
PWM（パルス幅変調）波が電流出力として得られる。
第６図は、電流吸い込み型入力端子および電流吐き出
し型出力端子を持つFMクォドラチャ検波セルの一例を示
している。このFMクォドラチャ検波セルは、通常の電圧
入力型のFMクォドラチャ検波用のダブリーバランス回路
のFM信号入力端子3a、3bとVEE電源ラインとの間に、ダ
イオードD1〜D3からなる電圧入力から電流出力への変換
回路が付加されており、Q11〜Q26はNPNトランジスタ、Q
31、Q32はPNPトランジスタ、D4〜D6はダイオード、R1、
R2は抵抗、Ｃは容量である。
し型出力端子を持つFMクォドラチャ検波セルの一例を示
している。このFMクォドラチャ検波セルは、通常の電圧
入力型のFMクォドラチャ検波用のダブリーバランス回路
のFM信号入力端子3a、3bとVEE電源ラインとの間に、ダ
イオードD1〜D3からなる電圧入力から電流出力への変換
回路が付加されており、Q11〜Q26はNPNトランジスタ、Q
31、Q32はPNPトランジスタ、D4〜D6はダイオード、R1、
R2は抵抗、Ｃは容量である。
このFMクォドラチャ検波セルにおいては、ダブリーバ
ランス回路の電流源側（図中下側）の差動増幅器にはFM
変調された入力電流がFM信号入力端子3a、3bを介してそ
のまま印加され、乗算側（図中上側）の差動増幅器に
は、外部の移相回路（図示せず）によって移相された搬
送波信号が搬送波信号入力端子61を介して印加される。
結果として、出力端子4a、4bには、復調された音声信号
を含むPWM電流出力が得られる。
ランス回路の電流源側（図中下側）の差動増幅器にはFM
変調された入力電流がFM信号入力端子3a、3bを介してそ
のまま印加され、乗算側（図中上側）の差動増幅器に
は、外部の移相回路（図示せず）によって移相された搬
送波信号が搬送波信号入力端子61を介して印加される。
結果として、出力端子4a、4bには、復調された音声信号
を含むPWM電流出力が得られる。
第７図は、電流吸い込み型入力端子および電流吐き出
し型出力端子を持つ乗算セルの一例を示している。この
乗算セルは、通常の電圧入力型の乗算セル用のダブリー
バランス回路の電流源側（図中下側）の差動増幅器に接
続されている一方の系統の入力端子3a、3bとVEE電源ラ
インとの間にダイオードD1〜D3からなる電圧入力から電
流出力への変換回路が付加され、同様に、Vcc電源ライ
ンと乗算側（図中上側）の差動増幅器の入力ノードとの
間にダイオードD1′〜D3′からなる電圧入力から電流出
力への変換回路が付加されており、Q11〜Q19はNPNトラ
ンジスタ、Q31〜Q34はPNPトランジスタ、D4〜D6はダイ
オード、Ｒは抵抗、3a′、3b′は他方の系統の入力端子
である。
し型出力端子を持つ乗算セルの一例を示している。この
乗算セルは、通常の電圧入力型の乗算セル用のダブリー
バランス回路の電流源側（図中下側）の差動増幅器に接
続されている一方の系統の入力端子3a、3bとVEE電源ラ
インとの間にダイオードD1〜D3からなる電圧入力から電
流出力への変換回路が付加され、同様に、Vcc電源ライ
ンと乗算側（図中上側）の差動増幅器の入力ノードとの
間にダイオードD1′〜D3′からなる電圧入力から電流出
力への変換回路が付加されており、Q11〜Q19はNPNトラ
ンジスタ、Q31〜Q34はPNPトランジスタ、D4〜D6はダイ
オード、Ｒは抵抗、3a′、3b′は他方の系統の入力端子
である。
この乗算セルにおいては、２系統の入力が電流源側
（図中下側）の差動増幅器、乗算側（図中上側）の差動
増幅器にそれぞれ対応して供給され、結果として、出力
端子4a、4bには、２系統の入力の乗算結果を表わす電流
出力が得られる。
（図中下側）の差動増幅器、乗算側（図中上側）の差動
増幅器にそれぞれ対応して供給され、結果として、出力
端子4a、4bには、２系統の入力の乗算結果を表わす電流
出力が得られる。
第８図は、電流吸い込み型入力端子および電流吐き出
し型出力端子を持つエミッタ結合マルチバイブレータセ
ルの一例を示している。このエミッタ結合マルチバイブ
レータセルにおいて、Q11〜Q19はNPNトランジスタ、Q3
1、Q32はPNPトランジスタ、D1〜D4はダイオード、R1、R
2は抵抗、CTは容量、IOは電流源である。
し型出力端子を持つエミッタ結合マルチバイブレータセ
ルの一例を示している。このエミッタ結合マルチバイブ
レータセルにおいて、Q11〜Q19はNPNトランジスタ、Q3
1、Q32はPNPトランジスタ、D1〜D4はダイオード、R1、R
2は抵抗、CTは容量、IOは電流源である。
このエミッタ結合マルチバイブレータセルは電流制御
型発振回路であり、その入力は周波数制御用の制御入力
であり、内蔵容量CTと動作電流の関係により発振周波数
が定まり、出力端子4a、4bには差動のパルス電流出力が
得られる。
型発振回路であり、その入力は周波数制御用の制御入力
であり、内蔵容量CTと動作電流の関係により発振周波数
が定まり、出力端子4a、4bには差動のパルス電流出力が
得られる。
第９図は、電流吸い込み型入力端子および電流吐き出
し型出力端子を持つECL（エミッタ結合論理）分周セル
の一例を示している。このECL分周セルは、通常の電圧
入力型のECL分周セルの入力端子3a、3bとVEE電源ライン
との間に抵抗R1およびR2、ダイオードD1〜D3からなる電
圧入力から電流出力への変換回路が付加されており、Q1
1〜Q24はNPNトランジスタ、Q31〜Q34はPNPトランジス
タ、D4はダイオード、R3〜R11は抵抗である。
し型出力端子を持つECL（エミッタ結合論理）分周セル
の一例を示している。このECL分周セルは、通常の電圧
入力型のECL分周セルの入力端子3a、3bとVEE電源ライン
との間に抵抗R1およびR2、ダイオードD1〜D3からなる電
圧入力から電流出力への変換回路が付加されており、Q1
1〜Q24はNPNトランジスタ、Q31〜Q34はPNPトランジス
タ、D4はダイオード、R3〜R11は抵抗である。
このECL分周セルは、入力端子に与えられた特定周波
数の信号を1/2の周波数に分周し、出力端子（4a、4
b）、（4a′、4b′）には分周電流出力が得られる。
数の信号を1/2の周波数に分周し、出力端子（4a、4
b）、（4a′、4b′）には分周電流出力が得られる。
ところで、通常のシステムは、入力端子に高インピー
ダンスを要求し、信号も電圧で供給される場合が多い。
このようなシステムのフロントエンド部などのように複
数個のアナログ回路セルを組合せる場合の初段に使用さ
れるインターフェイス用のセルの一例として、高インピ
ーダンスの電圧入力端子および高インピーダンスの電流
出力端子を有し、入力は電圧モード、出力は電流モード
で動作するGm増幅型セルを第10図に示している。このGm
増幅型セルにおいて、Q11〜Q13はNPNトランジスタ、Q31
〜Q34はPNPトランジスタ、D1はダイオード、R1〜R3は抵
抗、3a、3bは入力端子、4a、4bは出力端子であり、入力
は普通の差動増幅器で受け、出力部は第２図に示した増
幅セルのような利得を有するカレントミラー回路を用い
ている。
ダンスを要求し、信号も電圧で供給される場合が多い。
このようなシステムのフロントエンド部などのように複
数個のアナログ回路セルを組合せる場合の初段に使用さ
れるインターフェイス用のセルの一例として、高インピ
ーダンスの電圧入力端子および高インピーダンスの電流
出力端子を有し、入力は電圧モード、出力は電流モード
で動作するGm増幅型セルを第10図に示している。このGm
増幅型セルにおいて、Q11〜Q13はNPNトランジスタ、Q31
〜Q34はPNPトランジスタ、D1はダイオード、R1〜R3は抵
抗、3a、3bは入力端子、4a、4bは出力端子であり、入力
は普通の差動増幅器で受け、出力部は第２図に示した増
幅セルのような利得を有するカレントミラー回路を用い
ている。
また、システムのリアエンド部などのように複数個の
アナログ回路セルを組合せる場合の最終段に使用される
インターフェイス用のセルの一例として、低インピーダ
ンスの電流入力端子および高インピーダンスのシングル
エンド電流出力端子を有し、入力及び出力が電流モード
で動作するシングルエンド電流増幅型セルを第11図に示
している。このシングルエンド電流増幅型セルは、第３
図に示した増幅セルの出力部を変更したものであり、Q1
〜Q4、Q11はNPNトランジスタ、Q5〜Q8はPNPトランジス
タ、D1はダイオード、Ｒは抵抗、3a、3bは入力端子、４
はシングルエンド電圧出力端子であり、差動電流入力を
シングルエンドの電流出力に変換する機能を有してい
る。シングルエンド電流出力端子４と、VEE電流端子２
とVcc電源端子１の間の任意電圧点に負荷抵抗を接続す
ることによって、シングルエンドの電圧出力を得ること
ができる。また、負荷抵抗をセル内に包含させ、エミッ
タホロワを付加して電圧出力型セルとすることも可能で
ある。
アナログ回路セルを組合せる場合の最終段に使用される
インターフェイス用のセルの一例として、低インピーダ
ンスの電流入力端子および高インピーダンスのシングル
エンド電流出力端子を有し、入力及び出力が電流モード
で動作するシングルエンド電流増幅型セルを第11図に示
している。このシングルエンド電流増幅型セルは、第３
図に示した増幅セルの出力部を変更したものであり、Q1
〜Q4、Q11はNPNトランジスタ、Q5〜Q8はPNPトランジス
タ、D1はダイオード、Ｒは抵抗、3a、3bは入力端子、４
はシングルエンド電圧出力端子であり、差動電流入力を
シングルエンドの電流出力に変換する機能を有してい
る。シングルエンド電流出力端子４と、VEE電流端子２
とVcc電源端子１の間の任意電圧点に負荷抵抗を接続す
ることによって、シングルエンドの電圧出力を得ること
ができる。また、負荷抵抗をセル内に包含させ、エミッ
タホロワを付加して電圧出力型セルとすることも可能で
ある。
第12図は、上述した各種のセルの一部を組合わせて構
成したシステムあるいはサブシステムの一例として、複
数個のアナログ回路セルがカスケード接続されたPLL
（位相同期ループ）逓倍回路を示している。電圧入力信
号はGm増幅型セル12を介して電流に変換され、次段の乗
算セル13の一方の入力に与えられる。この乗算セル13の
他方の入力は、後段のECL分周セル16から供給される。
上記乗算セル13の出力はループフィルタ14を経て、エミ
ッタ結合マルチバイブレータセル15に制御入力として供
給される。さらに、上記エミッタ結合マルチバイブレー
タセル15の出力はECL分周セル16に供給されてPLLが完結
し、上記エミッタ結合マルチバイブレータセル15の発振
出力は入力信号の２倍の周波数に位相同期することにな
る。
成したシステムあるいはサブシステムの一例として、複
数個のアナログ回路セルがカスケード接続されたPLL
（位相同期ループ）逓倍回路を示している。電圧入力信
号はGm増幅型セル12を介して電流に変換され、次段の乗
算セル13の一方の入力に与えられる。この乗算セル13の
他方の入力は、後段のECL分周セル16から供給される。
上記乗算セル13の出力はループフィルタ14を経て、エミ
ッタ結合マルチバイブレータセル15に制御入力として供
給される。さらに、上記エミッタ結合マルチバイブレー
タセル15の出力はECL分周セル16に供給されてPLLが完結
し、上記エミッタ結合マルチバイブレータセル15の発振
出力は入力信号の２倍の周波数に位相同期することにな
る。
また、複数個のアナログ回路セルの組合せは、上記カ
スケード接続に限らず、同じ入力条件を有する２個以上
のセルの並列接続が可能であり、異なる入力条件を有す
る２個以上のセルも簡単な回路的な工夫により並列接続
が可能である。
スケード接続に限らず、同じ入力条件を有する２個以上
のセルの並列接続が可能であり、異なる入力条件を有す
る２個以上のセルも簡単な回路的な工夫により並列接続
が可能である。
なお、上記各例は、電流吸い込み型の入力端子と、電
流吐き出し型の出力端子を有するセルについて記述して
きたが、NPNトランジスタをPNPトランジスタに置換する
と共にVcc電源端子とVEE電源端子とを置換することによ
り、上記各例を、電流吐き出し型の入力端子と電流吸い
込み型の出力端子を持ったセルに変更することも可能で
ある。
流吐き出し型の出力端子を有するセルについて記述して
きたが、NPNトランジスタをPNPトランジスタに置換する
と共にVcc電源端子とVEE電源端子とを置換することによ
り、上記各例を、電流吐き出し型の入力端子と電流吸い
込み型の出力端子を持ったセルに変更することも可能で
ある。
［発明の効果］ 上述したように本発明の半導体集積回路によれば、少
なくとも電流吸い込み型入力端子および電流吐き出し型
出力端子（または電流吐き出し型入力端子および電流吸
い込み型出力端子）を有する電流モード機能アナログ回
路セルを含む複数個のアナログ回路セルが組み合わされ
て構成されるので、次に述べるような効果が得られる。
なくとも電流吸い込み型入力端子および電流吐き出し型
出力端子（または電流吐き出し型入力端子および電流吸
い込み型出力端子）を有する電流モード機能アナログ回
路セルを含む複数個のアナログ回路セルが組み合わされ
て構成されるので、次に述べるような効果が得られる。
回路セルの電源電圧を自由に設定できる。この場合、
最低電源電圧は回路の構成で決まり、最高電源電圧は素
子の耐圧で決まる。
最低電源電圧は回路の構成で決まり、最高電源電圧は素
子の耐圧で決まる。
アナログ回路セル間のインターフェイスが簡単であ
る。接続部位の電圧を気にせずに、単に接続すればよ
い。
る。接続部位の電圧を気にせずに、単に接続すればよ
い。
セルの汎用性が高いので、最小限のセル数で種々のシ
ステムを構築できる。
ステムを構築できる。
差動の電流モードで信号を伝達するので、電源リップ
ルや、外来ノイズに強い。
ルや、外来ノイズに強い。
即ち、本発明によれば、アナログ回路の組合せにより
特定のシステムもしくはサブシステムを形成して特定仕
様のカスタム集積回路を実現する場合、デジタル回路と
同じ様に、アナログ回路セル間のインターフェイス条件
を気にせず、電源電圧や面倒なバイアス条件を合わせ込
むことが殆ど不要になり、汎用性の高い種々の機能を持
ったアナログ回路セルを用いて短期間に簡単な設計手法
で設計でき、特に納期の短い多品種の集積回路／大規模
集積回路を実現するのに好適である。
特定のシステムもしくはサブシステムを形成して特定仕
様のカスタム集積回路を実現する場合、デジタル回路と
同じ様に、アナログ回路セル間のインターフェイス条件
を気にせず、電源電圧や面倒なバイアス条件を合わせ込
むことが殆ど不要になり、汎用性の高い種々の機能を持
ったアナログ回路セルを用いて短期間に簡単な設計手法
で設計でき、特に納期の短い多品種の集積回路／大規模
集積回路を実現するのに好適である。
第１図は本発明の半導体集積回路で用いられるアナログ
回路セルのうちの基本的な電流増幅セルのモデルを示す
等価回路図、第２図乃至第11図はそれぞれ半導体集積回
路で用いられるアナログ回路セルの相異なる具体例を示
しており、第２図は振幅制限型増幅セル、第３図はオー
バードライブ型増幅セル、第４図は整流セル、第５図は
パルスカウントFM検波セル、第６図はクォドラチャFM検
波セル、第７図は乗算セル、第８図はエミッタ結合マル
チバイブレータセル、第９図はECL分周器セル、第10図
はGm増幅セル、第11図はシングルエンド出力型電流増幅
セルを示す回路図、第12図は本発明の半導体集積回路の
一実施例に形成されているシステムの一例としてPLL逓
倍回路を示すブロック図、第13図は従来の中間周波増幅
セルを示す回路図である。 １……Vcc電源端子、２……VEE電源端子、3a、3b、3
a′、3b′……入力端子、4a、4b、4a′、4b′、４……
出力端子、10……電池、11……電流源、12……Gm増幅型
セル、13……乗算セル、14……ループフィルタ、15……
エミッタ結合マルチバイブレータセル、16……ECL分周
セル、Q1、Q2、Q1′、Q3′、Q9〜Q26……NPNトランジス
タ、Q5〜Q8、Q31〜Q34……PNPトランジスタ、D1〜D3、D
1′〜D3′、D4〜D8……ダイオード（あるいはダイオー
ド接続されたトランジスタ）、Ｒ、R1〜R11……抵抗、
Ｃ、CT……容量。
回路セルのうちの基本的な電流増幅セルのモデルを示す
等価回路図、第２図乃至第11図はそれぞれ半導体集積回
路で用いられるアナログ回路セルの相異なる具体例を示
しており、第２図は振幅制限型増幅セル、第３図はオー
バードライブ型増幅セル、第４図は整流セル、第５図は
パルスカウントFM検波セル、第６図はクォドラチャFM検
波セル、第７図は乗算セル、第８図はエミッタ結合マル
チバイブレータセル、第９図はECL分周器セル、第10図
はGm増幅セル、第11図はシングルエンド出力型電流増幅
セルを示す回路図、第12図は本発明の半導体集積回路の
一実施例に形成されているシステムの一例としてPLL逓
倍回路を示すブロック図、第13図は従来の中間周波増幅
セルを示す回路図である。 １……Vcc電源端子、２……VEE電源端子、3a、3b、3
a′、3b′……入力端子、4a、4b、4a′、4b′、４……
出力端子、10……電池、11……電流源、12……Gm増幅型
セル、13……乗算セル、14……ループフィルタ、15……
エミッタ結合マルチバイブレータセル、16……ECL分周
セル、Q1、Q2、Q1′、Q3′、Q9〜Q26……NPNトランジス
タ、Q5〜Q8、Q31〜Q34……PNPトランジスタ、D1〜D3、D
1′〜D3′、D4〜D8……ダイオード（あるいはダイオー
ド接続されたトランジスタ）、Ｒ、R1〜R11……抵抗、
Ｃ、CT……容量。
Claims (4)
- 【請求項１】アナログ回路セルの組合せにより特定のシ
ステムまたはサブシステムを同一半導体基板上に形成し
た特定仕様のカスタム集積回路において、 電流モードで動作する機能を有し、入力インピーダンス
が実質的に零で且つ出力インピーダンスが実質的に無限
大の複数のアナログ回路セルをカスケード接続して成
り、 前記各アナログ回路セルは、電流吸い込み型入力端子
と、この電流吸い込み型入力端子に接続され、第１極性
のバイポーラトランジスタの負帰還による低インピーダ
ンスを利用した入力部と、電流吐き出し型出力端子と、
この電流吐き出し型出力端子に接続され、第２極性のバ
イポーラトランジスタにおけるコレクタの高インピーダ
ンスを利用した出力部と、前記入力部から吸い込んだ電
流に応じた所定の処理を行い、前記出力部から電流を吐
き出す処理部とを備え、 異なるアナログ回路セルの電流吐き出し型出力端子と電
流吸い込み型入力端子との間で差動電流により信号の受
け渡しを行う ことを特徴とする半導体集積回路。 - 【請求項２】アナログ回路セルの組合せにより特定のシ
ステムまたはサブシステムを同一半導体基板上に形成し
た特定仕様のカスタム集積回路において、 電流モードで動作する機能を有し、入力インピーダンス
が実質的に零で且つ出力インピーダンスが実質的に無限
大の複数のアナログ回路セルをカスケード接続して成
り、 前記各アナログ回路セルは、電流吐き出し型入力端子
と、この電流吐き出し型入力端子に接続され、第２極性
のバイポーラトランジスタの負帰還による低インピーダ
ンスを利用した入力部と、電流吸い込み型出力端子と、
この電流吸い込み型出力端子に接続され、第１極性のバ
イポーラトランジスタにおけるコレクタの高インピーダ
ンスを利用した出力部と、前記入力部から吐き出された
電流に応じた所定の処理を行い、前記出力部から電流を
吸い込む処理部とを備え、 異なるアナログ回路セルの電流吸い込み型出力端子と電
流吐き出し型入力端子との間で差動電流により信号の受
け渡しを行う ことを特徴とする半導体集積回路。 - 【請求項３】複数個のアナログ回路セルのうちの初段の
アナログ回路セルは、高インピーダンスの電圧入力端子
および高インピーダンスの電流出力端子を有するGm増幅
型アナログ回路セルであることを特徴とする請求項１ま
たは２に記載の半導体集積回路。 - 【請求項４】複数個のアナログ回路セルのうちの最終段
のアナログ回路セルは、低インピーダンスの電流入力端
子およびシングルエンド出力端子を有するシングルエン
ド型アナログ回路セルであることを特徴とする請求項１
乃至３のいずれか１項記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189531A JP2610361B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体集積回路 |
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