JPH09260956A

JPH09260956A - 掛算処理回路

Info

Publication number: JPH09260956A
Application number: JP7237796A
Authority: JP
Inventors: Kazuto Niwano; 和人庭野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-03-27
Filing date: 1996-03-27
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】低い電源電圧で動作し、かつ、ダイナミック
レンジの広い動作を確保できる、高性能な掛算処理回路
を得る。【解決手段】対をなすトランジスタＱ１・Ｑ２を有し
第１の入力信号が供給される第１の差動増幅部と、対を
なすトランジスタＱ７・Ｑ８を有し前記第１の差動増幅
部の一方のトランジスタＱ１の出力を受ける第２の差動
増幅部と、対をなすトランジスタＱ９・Ｑ１０を有し前
記第１の差動増幅部の他方のトランジスタＱ２の出力を
受ける第３の差動増幅部とを備え、前記第１・第２およ
び第３の差動増幅部が電源に対して並列負荷となるよう
に構成するとともに、前記第２および第３の差動増幅部
の他方のトランジスタＱ８・Ｑ１０のコレクタに設けた
信号出力部Ｓ３から出力信号を導出するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、通信や周波数変
換などに用いられる掛算処理回路および掛算処理方法、
特に、低電源電圧動作が可能な掛算処理回路および掛算
処理方法に関する。

【０００２】

【従来の技術】アナログ通信や周波数変換などに用いら
れる掛算回路としては、「超ＬＳＩのためのアナログ集
積回路設計技術（培風館）初版１７２ページ１
０．３．２．ギルバート形掛算回路の直流解析」で示さ
れるような掛算回路が一般に知られている。

【０００３】図４に、従来の掛算回路としてのギルバー
ト形掛算回路を示す。図４において、Ｄ１１・Ｄ１２・
Ｄ１３は差動増幅部、Ｑ１〜Ｑ６はトランジスタ、Ｉ０
は定電流源である。

【０００４】図４では、トランジスタＱ１〜Ｑ６は、２
重平衡型の差動増幅部を構成し、下段の差動増幅部Ｄ１
１は定電流源１０により駆動され、１対のトランジスタ
Ｑ５・Ｑ６のベース間には入力信号Ｖｉｎが供給され
る。したがって、トランジスタＱ５・Ｑ６のベース信号
は逆相となる。

【０００５】上段の差動増幅部Ｄ１２・Ｄ１３はそれぞ
れ前記トランジスタＱ５・Ｑ６により駆動され、これら
の差動増幅部Ｄ１２・Ｄ１３を構成するＱ１・Ｑ４の共
通ベースと、Ｑ２・Ｑ３の共通ベース間には、入力信号
Ａｉｎが供給される。従って、トランジスタＱ１・Ｑ４
の共通ベースと、トランジスタＱ２・Ｑ３の共通ベース
の信号は、互いに逆相になる。トランジスタＱ１・Ｑ３
のコレクタは、抵抗Ｒ１を介して電源Ｖｃｃに接続さ
れ、トランジスタＱ２・Ｑ４のコレクタは、抵抗Ｒ２を
介して電源Ｖｃｃに接続される。

【０００６】上記の回路において、トランジスタＱ１・
Ｑ４がオンのときはトランジスタＱ２・Ｑ３がオフし、
トランジスタＱ１・Ｑ４がオフのときはトランジスタＱ
２・Ｑ３がオンする。このように、入力信号Ａｉｎによ
ってトランジスタＱ１〜Ｑ４を制御することにより、抵
抗Ｒ２に流れる電流をトランジスタＱ５のコレクタ電流
Ｉｃ５とトランジスタＱ６のコレクタ電流Ｉｃ６とに交
互に切り替えている。

【０００７】いま、信号入力部ｖ１・ｖ２間に図５
（ａ）に示すような信号Ｖｉｎを供給し、信号入力部ａ
１・ａ２間に図５（ｂ）に示すような信号Ａｉｎを供給
すると、出力部２には、図５（ｃ）に示すような掛算波
形出力が得られる。

【０００８】ここで、抵抗Ｒ１またはＲ２の電圧降下を
ＶＲ、トランジスタＱ１およびＱ５のコレクタ・エミッ
タ間電圧を０．４Ｖ、定電流源１０の両端電圧を０．４
Ｖ、抵抗Ｒ３またはＲ４の電圧降下を０．１Ｖとしてこ
の回路の最低動作電圧ＶＣＣmin を求めると、ＶＣＣmin ＝Ｖ(１０)＋Ｖ(Ｒ３)＋ＶＣＥ(Ｑ５)＋ＶＣＥ(Ｑ１)＋ＶＲ＝１．２＋ＶＲとなり、ＶＲ＝１ＶとするとＶＣＣmin ＝２．３Ｖとな
る。平衡変調回路を電池駆動の集積回路装置に組み込む
場合は１．８Ｖ程度の電源電圧で動作するように構成す
ることが望ましいが、上述した従来の構成によると、Ｖ
ＣＣmin が高いために、その分ダイナミックレンジも抑
えられてしまう。

【０００９】この課題を解決するために、特開平５−１
２１９４６号公報の図１（実施例）に示されるような回
路構成が提案されている。図６に、この回路図を示し、
以下に抜粋して説明する。

【００１０】図６において、Ｄ１１・Ｄ１２・Ｄ１３は
差動増幅部、Ｑ１１〜Ｑ２０はトランジスタ、ＣＳ１１
・ＣＳ１２は定電流源である。

【００１１】図６では、第１の差動増幅部Ｄ１１は、第
１および第２のトランジスタＱ１１およびＱ１２と、こ
れら第１および第２のトランジスタＱ１１およびＱ１２
のエミッタ間に接続された入力抵抗Ｒ１３と、第１のト
ランジスタＱ１１のエミッタに接続された第１の定電流
源ＣＳ１１と、第２のトランジスタＱ１２のエミッタに
接続された第２の定電流源ＣＳ１２とを含んでいる。第
１のトランジスタＱ１１のコレクタは、ダイオード接続
されたトランジスタＱ１３を介して電源電圧ＶＣＣの電
源ラインに接続されている。第２のトランジスタＱ１２
のコレクタは、ダイオード接続されたトランジスタＱ１
４を介して電源ラインに接続されている。第１および第
２のトランジスタＱ１１およびＱ１２のベースは、バイ
アス抵抗Ｒ１１およびＲ１２をそれぞれ介してバイアス
用の第１の電圧源Ｖ１１に接続されている。第１のトラ
ンジスタＱ１１のベースには、変調波信号用カップリン
グコンデンサＣ１１を介して変調波信号用入力端子１１
が接続されている。

【００１２】第２の差動増幅部Ｄ１２は、エミッタが互
いに接続された第３および第４のトランジスタＱ１７お
よびＱ１８と、第３のトランジスタＱ１７のコレクタと
グランドラインＧＮＤとの間に接続された出力レベル抵
抗Ｒ１６とを含んでいる。第３および第４のトランジス
タＱ１７およびＱ１８のエミッタは、トランジスタＱ１
５のコレクタに接続されている。このトランジスタＱ１
５は、エミッタが電源ラインＶＣＣに接続されており、
ベースがダイオード接続されたトランジスタＱ１４のベ
ースに、接続されている。これらトランジスタＱ１４と
Ｑ１５とは、定電流源カレントミラー回路を構成してい
る。第３および第４のトランジスタＱ１７およびＱ１８
のベースは、バイアス抵抗Ｒ１４およびＲ１５をそれぞ
れ介してバイアス用の第２の電圧源Ｖ１２に接続されて
いる。第３のトランジスタＱ１７のベースには、搬送波
信号用カップリングコンデンサＣ１２を介して搬送波信
号入力端子１２が接続されている。

【００１３】第３の差動増幅部Ｄ１３は、エミッタが互
いに接続された第５および第６のトランジスタＱ１９お
よびＱ２０と、第６のトランジスタＱ２０のコレクタと
グランドラインＧＮＤとの間に接続された出力レベル抵
抗Ｒ１７とを含んでいる。第５および第６のトランジス
タＱ１９およびＱ２０のエミッタは、トランジスタＱ１
６のコレクタに接続されている。このトランジスタＱ１
６は、エミッタが電源ラインＶＣＣに接続されておりベ
ースがダイオード接続されたトランジスタＱ１３のベー
スに接続されている。これらトランジスタＱ１３とＱ１
６とは、定電流源カレントミラー回路を構成している。
第５および第６のトランジスタＱ１９およびＱ２０のコ
レクタは、第３および第４のトランジスタＱ１７および
Ｑ１８のコレクタにそれぞれ接続されている。第５のト
ランジスタＱ１９のベースは、第４のトランジスタＱ１
８のベースに接続されており、第６のトランジスタＱ２
０のベースは、第３のトランジスタＱ１７のベースに接
続されている。第６のトランジスタＱ２０のコレクタ
は、出力端子１３に接続されている。

【００１４】入力端子１１から前述の変調波Ｖｉｎを、
入力端子１２から搬送波信号Ａｉｎを入力すると、出力
端子１３には掛算出力が出力される。

【００１５】この掛算動作については、前述したギルバ
ート形掛算回路と同様であるから省略する。

【００１６】ここで、抵抗Ｒ１６またはＲ１７の電圧降
下をＶＲ’、トランジスタＱ１６およびトランジスタＱ
２０のコレクタ・エミッタ間電圧を０．４Ｖとして最低
動作電圧ＶＣＣmin を求めると、ＶＣＣmin ＝ＶＣＥ（Ｑ１６）＋ＶＣＥ（Ｑ２０）＋ＶＲ’ ＝０．８＋ＶＲ’ となる。この式で、ＶＲ’＝１Ｖとすると、ＶＣＣmin
＝１．８Ｖとなる。即ち、この平衡変調回路は１．８Ｖ
の電源電圧で十分動作することになる。また、従来例の
ギルバート形掛算回路に比べ抵抗の電圧降下を０．４Ｖ
多くとることができ出力のダイナミックレンジをそれだ
け広くとることができる。

【００１７】また一方、従来例のギルバート形掛算回路
に比べて低電源電圧動作可能な回路構成として、特開昭
６２−１９４７０９号公報の第１図（第１実施例）に示
されるような回路も提案されている。

【００１８】図７に、この回路図を示し、以下に抜粋し
説明する。図７において、Ｄ１〜Ｄ４は差動増幅部、Ｑ
１〜Ｑ８はトランジスタ、Ｉ１〜Ｉ４は定電流源であ
る。

【００１９】この回路では、少なくとも４個の差動増幅
部Ｄ１〜Ｄ４と各々の定電流源Ｉ１〜Ｉ４の各組を、電
源とアース間で１組とする。そして、各差動増幅部の作
動入力部には、第１・第２の信号を組み合わせて供給す
るものである。

【００２０】第１の信号入力部ｘ１・ｘ２間には、第１
の信号Ｘｉｎが供給され、第２の信号入力部ｙ１・ｙ２
間には、第２の信号Ｙｉｎが供給される。第２の信号の
一方の信号入力部ｙ１は、第１の差動増幅部Ｄ１を構成
するトランジスタＱ２のベースと、第２の差動増幅部Ｄ
２を構成するトランジスタＱ３のベースに接続される。
また、他方の入力部ｙ２は、第３の差動増幅Ｄ３を構成
するトランジスタＱ６のベースと、第４の差動増幅部Ｄ
４を構成するトランジスタＱ７のベースに接続される。
第１の信号の一方の信号入力部ｘ１は、第１の差動増幅
部を構成するトランジスタＱ１のベースと、第４の差動
増幅部を構成するトランジスタＱ８のベースに接続さ
れ、他方の信号入力部ｘ２は、第２の差動増幅部Ｄ２を
構成するトランジスタＱ４のベースと、第３の差動増幅
部Ｄ３を構成するトランジスタＱ５のベースに接続され
る。

【００２１】トランジスタＱ１・Ｑ２の共通エミッタと
アース間、トランジスタＱ３・Ｑ４の共通エミッタとア
ース間にはそれぞれ定電流源Ｉ１・Ｉ２が接続され、共
通エミッタ間には抵抗Ｒ３が接続されている。また、ト
ランジスタＱ５・Ｑ６の共通エミッタとアース間、トラ
ンジスタＱ７・Ｑ８共通エミッタとアース間にはそれぞ
れ定電流源Ｉ３・Ｉ４が接続され、共通エミッタ間には
抵抗Ｒ４が接続されている。したがって、第１・第２の
差動増幅部Ｄ１・Ｄ２は、共通の定電流回路１１で駆動
され、第３・第４の差動増幅部Ｄ３・Ｄ４は、共通の定
電流回路１２で駆動されることになる。

【００２２】次に、トランジスタＱ１・Ｑ５のコレクタ
は、共通に抵抗Ｒ１を介して電源ラインＶＣＣに接続さ
れ、トランジスタＱ４・Ｑ８のコレクタは、共通に抵抗
Ｒ２を介して電源ラインＶＣＣに接続される。また、他
のトランジスタＱ２・Ｑ３・Ｑ６・Ｑ７のコレクタは電
源ラインＶＣＣに接続される。

【００２３】上記の回路において、いま、トランジスタ
Ｑ１・Ｑ４・Ｑ６・Ｑ７がオン状態であるとすると、完
全なスイッチング動作の場合、トランジスタＱ２・Ｑ３
・Ｑ５・Ｑ８はオフとなる。

【００２４】この状態において、抵抗Ｒ２に流れる電流
は、トランジスタＱ４のコレクタ電流Ｉｃ４になる。こ
のとき、トランジスタＱ１とＱ４および抵抗Ｒ１・Ｒ２
・Ｒ３、定電流源Ｉ１・Ｉ２が差動増幅部として動作
し、信号入力部ｘ１・ｘ２間に供給された信号Ｘｉｎは
この増幅回路で増幅される。逆に，トランジスタＱ２・
Ｑ３・Ｑ５・Ｑ８がオンのときは、抵抗Ｒ２に流れる電
流は、トランジスタＱ８のコレクタ電流Ｉｃ８になる。
このときは、トランジスタＱ５とＱ８および抵抗Ｒ１・
Ｒ４、定電流源Ｉ３・Ｉ４が差動増幅回路として動作
し、信号入力部ｘ１・ｘ２間に供給された信号は、この
増幅回路で増幅される。ここで、クロックパルスφ、φ
−が信号入力部ｙ１・ｙ２に供給され、周波数変換すべ
き低周波信号Ｘｉｎが信号入力部ｘ１・ｘ２に供給され
るものとすると、上記の回路は周波数変換器として動作
する。

【００２５】いま、定電流源Ｉ１・Ｉ２・Ｉ３・Ｉ４に
流れる電流が等しく、抵抗Ｒ３・Ｒ４が等しく、すべて
のトランジスタが同じ大きさだとすると、上記従来例と
同様な動作により周波数変換された出力を得ることがで
きる。

【００２６】ここで、抵抗Ｒ１またはＲ２の電圧降下を
ＶＲ’、トランジスタＱ１のコレクタ・エミッタ間電圧
を０．４Ｖとして最低動作電圧ＶＣＣmin を求めると、ＶＣＣmin ＝Ｖ（Ｉ１）＋ＶＣＥ（Ｑ２０）＋ＶＲ’ ＝０．８＋ＶＲ’ となる。この式で、ＶＲ’＝１ＶとするとＶＣＣmin ＝
１．８Ｖとなり、前記図６で示した回路構成と同様に定
電源電圧動作が可能である。

【００２７】

【発明が解決しようとする課題】以上、最初に従来例と
して示したギルバート形掛算回路では、回路を構成する
トランジスタが電源ＶＣＣとグランドラインＧＮＤとの
間に重なって接続されているため、電源電圧ＶＣＣを低
くするとダイナミックレンジが狭くなるという問題が生
じる。

【００２８】一方、従来例のギルバート形掛算回路の問
題点である定電圧動作を解決する一つの方策としての特
開平５−１２１９４６号公報（この出願の図６参照）で
は、入力端子１１・１２から信号が入力され、掛算出力
が出力端子１３に出力されるまでの経路に、一般的にＮ
ＰＮトランジスタより性能の劣るＰＮＰトランジスタが
介在する。特に、実質的に掛算動作を行う第２・第３の
差動増幅部がＰＮＰトランジスタで構成されていること
は、より周波数の高い入力信号で動作させる場合に問題
となる。

【００２９】また、実質的に掛算動作を行う第２・第３
の差動増幅部の電源ライン・ＧＮＤ間に重なるトランジ
スタは減少するが、変調波信号が入力される第１の差動
増幅部では、ダイオード接続されたトランジスタＱ１３
（Ｑ１４）、第１の差動増幅部用トランジスタＱ１１
（Ｑ１２）、定電流源ＣＳ１１（ＣＳ１２）と、電源ラ
イン・ＧＮＤ間に素子が重なっている。一般的にトラン
ジスタを用いてダイオードを形成した場合両端の電圧は
０．８Ｖ程度となるため、ＶＣＣ＝Ｖ(ＣＳ１１)＋ＶＣＥ(Ｑ１１)＋Ｖ(Ｑ１３) ＝０．４＋０．４＋０．８＝１．８＝ＶＣＣmin となり、電源電圧の各素子への振り分けに関して設計的
な余裕のない回路となっている。

【００３０】他方、従来例であるギルバート形掛算回路
の問題点である定電圧動作を解決する第２の方策として
の特開昭６２−１９４７０９号公報（この出願の図７参
照）では、前記第１の方策に比べて電源ラインＶＣＣ・
グランドＧＮＤ間に重なる素子が少ないが、出力を取り
出すための抵抗Ｒ２の両端電圧を１Ｖとっているため
に、電源電圧は、ＶＣＣ＝Ｖ(Ｉ１)＋ＶＣＥ(Ｑ１)＋ＶＲ’ ＝０．４＋０．４＋１．０＝１．８＝ＶＣＣmin となり、前記第１の方策（この出願の図６）と同様に電
源電圧の各素子への振り分けに関して設計的な余裕のな
い回路となっている。

【００３１】さらに、この回路構成では２つの入力信号
Ｘｉｎ・Ｙｉｎが同一の差動増幅部（Ｄ１・Ｄ２・Ｄ３
・Ｄ４）へそれぞれ入力される。このため、Ｘｉｎ・Ｙ
ｉｎ信号間の電気的な分離は、それぞれの差動増幅部を
構成する２つのトランジスタのベース・エミッタ接合で
のみ行われ、従来例であるギルバート形掛算回路のよう
に信号の電気的な分離が得やすいベース・コレクタ接合
を利用したものに比べ、一方から他方へ信号が相互に影
響し、混変調や、掛算回路の前段に形成する回路などへ
の信号の漏洩などが生じやすいという問題がある。

【００３２】この発明は、上記のような問題点を解消す
るためになされたもので、電源とグランドラインの間に
重なる素子数を少なくし、低い電源電圧で動作し、か
つ、ダイナミックレンジの広い掛算回路を提供すること
を目的とするとともに、低電源電圧においても回路に使
用される素子に配分される電圧に設計的な余裕を持た
せ、また入力される２信号間に電気的分離を取りやすい
ベース・コレクタ接合を利用できる掛算処理回路および
掛算処理方法を提供することを目的とする。

【００３３】第１の発明は、低い電源電圧で動作し、か
つ、ダイナミックレンジの広い動作を確保するととも
に、低電源電圧においても回路に使用される素子に配分
される電圧に設計的な余裕を持たせることができる、高
性能な掛算処理回路を得ようとするものである。

【００３４】第２の発明は、低い電源電圧で動作し、か
つ、ダイナミックレンジの広い動作を確保するととも
に、低電源電圧においても回路に使用される素子に配分
される電圧に設計的な余裕を持たせることができる、よ
り高性能な掛算処理回路を得ようとするものである。

【００３５】第３の発明は、低い電源電圧で動作し、か
つ、ダイナミックレンジの広い動作を確保するととも
に、低電源電圧においても回路に使用される素子に配分
される電圧に設計的な余裕を持たせることができる、一
層高性能な掛算処理回路を得ようとするものである。

【００３６】第４の発明は、低い電源電圧で動作し、か
つ、ダイナミックレンジの広い動作を確保するととも
に、低電源電圧においても回路に使用される素子に配分
される電圧に設計的な余裕を持たせることができ、しか
も、入力される２信号間に電気的分離を取りやすい、高
性能な掛算処理回路を得ようとするものである。

【００３７】第５の発明は、低い電源電圧で動作し、か
つ、ダイナミックレンジの広い動作を確保するととも
に、低電源電圧においても回路に使用される素子に配分
される電圧に設計的な余裕を持たせることができ、しか
も、入力される２信号間に電気的分離を取りやすい、よ
り高性能な掛算処理回路を得ようとするものである。

【００３８】第６の発明は、低い電源電圧で動作し、か
つ、ダイナミックレンジの広い動作を確保するととも
に、低電源電圧においても回路に使用される素子に配分
される電圧に設計的な余裕を持たせることができ、しか
も、入力される２信号間に電気的分離を取りやすい、更
に高性能な掛算処理回路を得ようとするものである。

【００３９】

【課題を解決するための手段】第１の発明の掛算処理回
路においては、対をなすトランジスタを有し第１の入力
信号が供給される第１の差動増幅部と、前記第１の差動
増幅部の一方のトランジスタの出力を受ける第１のカレ
ントミラー回路と、前記第１の差動増幅部の他方のトラ
ンジスタの出力を受ける第２のカレントミラー回路と、
対をなすトランジスタを有し前記第１の差動増幅部の一
方のトランジスタの出力を受ける第２の差動増幅部と、
対をなすトランジスタを有し前記第１の差動増幅部の他
方のトランジスタの出力を受ける第３の差動増幅部とを
備え、前記第１・第２および第３の差動増幅部が電源に
対して並列負荷となるように構成するとともに、第１・
第２の定電流源が第１の差動増幅部のトランジスタと直
列に電源側に接続されるようにしたものである。

【００４０】第２の発明の掛算処理回路においては、対
をなすトランジスタを有し第１の入力信号が供給される
第１の差動増幅部と、前記第１の差動増幅部の一方のト
ランジスタと直列にその電源側に接続された第１の定電
流源と、前記第１の差動増幅部の他方のトランジスタと
直列にその電源側に接続された第２の定電流源と、前記
第１の差動増幅部の一方のトランジスタと直列にそのグ
ランドライン側に接続された第３の定電流源と、前記第
１の差動増幅部の他方のトランジスタと直列にそのグラ
ンドライン側に接続された第４の定電流源と、対をなす
トランジスタを有し前記第１の差動増幅部の一方のトラ
ンジスタの出力を受ける第２の差動増幅部と、対をなす
トランジスタを有し前記第１の差動増幅部の他方のトラ
ンジスタの出力を受ける第３の差動増幅部とを備え、前
記第１・第２および第３の差動増幅部が電源に対して並
列負荷となるように構成したものである。

【００４１】第３の発明の掛算処理回路においては、差
動増幅部の少なくとも一部を構成するトランジスタをＮ
ＰＮトランジスタとしたものである。

【００４２】第４の発明の掛算処理回路においては、コ
レクタがそれぞれ第１および第２の定電流源に、かつダ
イオード接続された第３および第４のトランジスタに対
して接続され、エミッタがそれぞれ抵抗を介してグラン
ドラインに対して接続されている第１および第２のトラ
ンジスタを有する第１の差動増幅部と、ベースが上記第
３のトランジスタのベースと接続されかつエミッタがグ
ランドラインと接続された第５のトランジスタのコレク
タに対して、エミッタが接続され、抵抗を介して電源ラ
インに対してコレクタが接続された、第７および第８の
トランジスタを有する第２の差動増幅部と、ベースが前
記第４のトランジスタのベースと接続されかつエミッタ
がグランドラインと接続された第６のトランジスタのコ
レクタに対して、エミッタが接続され、第２の差動増幅
部の第７および第８のトランジスタのコレクタに対して
それぞれコレクタが接続された、第９および第１０のト
ランジスタを有する第３の差動増幅部と、を有すること
を特徴とするものである。

【００４３】第５の発明の掛算処理回路においては、コ
レクタが、それぞれ第１および第２の定電流源に、かつ
それぞれダイオード接続された第３および第４のトラン
ジスタに対して接続され、エミッタが、それぞれ第３お
よび第４の定電流源を介してグランドラインに対して接
続され、かつ抵抗を介して互いに接続されている第１お
よび第２のトランジスタを有する第１の差動増幅部と、
ベースが前記第３のトランジスタのベースと接続されか
つエミッタがグランドラインと接続された第５のトラン
ジスタのコレクタに対して、エミッタが接続され、抵抗
を介して電源ラインに対してコレクタが接続された、第
７および第８のトランジスタを有する第２の差動増幅部
と、ベースが前記第４のトランジスタのベースと接続さ
れかつエミッタがグランドラインと接続された第６のト
ランジスタのコレクタに対して、エミッタが接続され、
第２の差動増幅部の第７および第８のトランジスタのコ
レクタに対してそれぞれコレクタが接続された、第９お
よび第１０のトランジスタを有する第３の差動増幅部
と、を有することを特徴とするものである。

【００４４】第６の発明の掛算処理回路においては、エ
ミッタがそれぞれ第１および第２の定電流源に、かつ抵
抗を介して互いに接続され、コレクタがそれぞれ第３お
よび第４の定電流源を介してグランドラインに接続され
た第１および第２のトランジスタを有する第１の差動増
幅部と、前記第１のトランジスタのコレクタおよび残貴
台３の電流源にエミッタが接続され、抵抗を介して電源
ラインにコレクタが接続された、第３および第４のトラ
ンジスタを有する第２の差動増幅部と、前記第２のトラ
ンジスタのコレクタおよび前記第４の電流源にエミッタ
が接続され、第２の差動増幅部の第３および第４のトラ
ンジスタのコレクタにそれぞれコレクタが接続された第
５および第６のトランジスタを有する第３の差動増幅部
と、を有することを特徴とするものである。

【００４５】この発明の実施の形態においては、次のよ
うな課題解決手段を有する。

【００４６】この発明に係る実施の形態１においては、
第１の差動増幅器と第２の差動増幅器と第３の差動増幅
器とを備えた掛算器が提供される。第１の差動増幅器
は、コレクタが、それぞれ第１および第２の定電流源
に、かつダイオード接続された第３および第４のトラン
ジスタに対して接続され、エミッタがそれぞれ抵抗を介
してグランドラインに対して接続されている第１および
第２のトランジスタが設けられている。第２の差動増幅
器は、ベースが前記第３のトランジスタのベースと接続
されかつエミッタがグランドラインと接続された第５の
トランジスタのコレクタに対して、エミッタが接続さ
れ、抵抗を介して電源ラインに対してコレクタが接続さ
れた、第７および第８のトランジスタが設けられてい
る。第３の差動増幅器は、ベースが前記第４のトランジ
スタのベースと接続されかつエミッタがグランドライン
と接続された第６のトランジスタのコレクタに対して、
エミッタが接続され、第２の差動増幅器の第７および第
８のトランジスタのコレクタに対してそれぞれコレクタ
が接続された、第９および第１０のトランジスタが設け
られている。

【００４７】この発明に係る実施の形態２においては、
第１の差動増幅器と第２の差動増幅器と第３の差動増幅
器とを備えた掛算器が提供されている。第１の差動増幅
器は、コレクタが、されぞれ第１および第２の定電流源
に、かつそれぞれダイオード接続された第３および第４
のトランジスタに対して接続され、エミッタが、それぞ
れ第３および第４のておでん流言を介してグランドライ
ンに対して接続され、かつ抵抗を介してお互いに接続さ
れている第１および第２のトランジスタが設けられてい
る。第２の差動増幅器は、ベースが前記第３のトランジ
スタのベースと接続されかつエミッタがグランドライン
と接続された第５のトランジスタのコレクタに対して、
エミッタが接続され、テイクを介して電源ラインにコレ
クタが接続された、第７および第８のトランジスタが設
けられている。第３の差動増幅器は、ベースが前記第４
のトランジスタのベースと接続されかつエミッタがグラ
ンドラインと接続された第６のトランジスタのコレクタ
に対して、エミッタが接続され、第２の差動増幅器の第
７および第８のトランジスタのコレクタに対してそれぞ
れコレクタが接続された第９および第１０のトランジス
タが設けられている。

【００４８】この発明に係る実施の形態３のにおいて
は、第１の差動増幅器と第２の差動増幅器と第３の差動
増幅器とを備えた掛け算器が提供される。第１の差動増
幅器は、エミッタが、それぞれ第および第２の定電流源
に接続され、かつ抵抗を介して互いに接続され、コレク
タがそれぞれ第３および第４の定電流源を介してグラン
ドラインに接続された第１および第２のトランジスタが
設けられている。第２の差動増幅器は、前記第１のトラ
ンジスタのコレクタおよび前記第３の電流源にエミッタ
が接続され、抵抗を介してグランドラインにコレクタが
接続された第３および第４のトランジスタが設けられて
いる。第３の差動増幅器は、前記第２のトランジスタの
コレクタおよび前記第４の電流源にエミッタが接続さ
れ、第２の差動増幅器の第３および第４のトランジスタ
のコレクタに対してそれぞれコレクタ接続された第５お
よび第６のトランジスタが設けられている。

【００４９】この発明の実施の形態においては、次のよ
うな作用を有する。

【００５０】実施の形態１においては、第１の差動増幅
部の第１および第２のトランジスタは、コレクタがそれ
ぞれ第および第２の定電流源に、かつダイオード接続さ
れた第３および第４のトランジスタに対して接続され、
エミッタがそれぞれ抵抗を介してグランドラインに対し
て接続されている。第２の差動増幅部の第７および第８
のトランジスタは、ベースが前記第３のトランジスタの
ベースと接続されかつエミッタがグランドラインと接続
された第５のトランジスタのコレクタに対して、エミッ
タが接続され、またエミッタは互いに接続されており、
コレクタは抵抗を介して電源ラインに対して接続されて
いる。第３の差動増幅部の第９および第１０のトランジ
スタは、ベースが前記第４のトランジスタのベースと接
続されかつエミッタがグランドラインと接続された第６
のトランジスタのコレクタに対して、エミッタが接続さ
れ、またエミッタは互いに接続されており、コレクタは
第２の差動増幅部の第７および第８のトランジスタのコ
レクタにそれぞれ接続されている。これにより電源に対
して、各差動増幅部が並列負荷となり低電源電圧駆動を
可能にする。更に、第１の差動増幅部は、第１および第
２の定電流源により、カレントミラー回路を構成する第
３および第４のトランジスタとも並列負荷になるため、
第１の差動増幅部に関係する第１および第２のトランジ
スタのエミッタ・コレクタ間電圧ＶＣＥまたは第１およ
び第２の電流源の両端電圧に設計的な余裕を持たせる。
さらに、第１の差動増幅部から入力された信号は第１の
差動増幅部の第１および第２のトランジスタのベース・
コレクタ接合により、第２・第３の差動増幅部から入力
される信号と電気的に分離する。

【００５１】実施の形態２においては、第１の差動増幅
部の第１および第２のトランジスタは、コレクタが、そ
れぞれ第１および第２の定電流源に、かつそれぞれダイ
オード札属された第３および第４のトランジスタに対し
て接続され、エミッタが、それぞれ第３および第４の定
電流源を介してグランドラインに対して接続され、かつ
抵抗を介して互いに接続されている。第２の差動増幅部
の第７および第８のトランジスタは、ベースが前記第３
のトランジスタのベースと接続されかつエミッタがグラ
ンドラインと接続された第５のトランジスタのコレクタ
に対して、エミッタが接続され、抵抗を介して電源ライ
ンにコレクタが接続されている。第３の差動増幅部の第
９および第１０のトランジスタは、ベースが前記第４の
トランジスタのベースと接続されかつエミッタがグラン
ドラインと接続された第６のトランジスタのコレクタに
対して、エミッタが接続され、第２の差動増幅部の第７
および第８のトランジスタのコレクタにそれぞれコレク
タが接続されている。これにより、電源に対して各差動
増幅部が並列負荷となり定電源電圧駆動を可能にする。
さらに、第１の差動増幅部と第３・第４の定電流源は、
第１および第２の定電流源により、カレントミラー回路
を構成する第３および第４のトランジスタとも並列負荷
になるため、第および第２の電流源の両端電圧に設計的
な余裕を持たせる。さらに、第１の差動増幅部から入力
された信号は第１の差動増幅部の第１および第２のトラ
ンジスタのベース・コレクタ接合により、第２・第３の
差動増幅部から入力される信号と電気的に分離する。

【００５２】実施の形態３においては、第１の差動増幅
部の第１および第２のトランジスタは、エミッタがそれ
ぞれ第１および第２の定電流源に接続され、かつ抵抗を
介して互いに接続され、コレクタがそれぞれ第３および
第４の定電流源を介してグランドラインに接続されてい
る。第２の差動増幅部の第３および第４のトランジスタ
は、前記第１のトランジスタのコレクタおよび前記第３
の電流源にエミッタが接続され、抵抗を介してグランド
ラインにコレクタが接続されている。第３の差動増幅部
の第５および第６のトランジスタは、前記第２のトラン
ジスタのコレクタおよび前記第４の電流源にエミッタが
接続され、第２の差動増幅部の第３および第４のトラン
ジスタのコレクタにそれぞれコレクタ接続された第５お
よび第６のトランジスタが設けられている。これにより
電源に対して各差動増幅部が並列負荷となり低電源電圧
駆動を可能にする。さらに、第１の差動増幅部は、電源
・グランド間に重なる素子が少なく、第１の差動増幅部
に関係する第１および第２のトランジスタのエミッタ・
コレクタ間電圧ＶＣＥまたは第１および第２の電流源の
両端電圧に設計的な余裕をもたせる。さらに、第１の差
動増幅部から入力された信号は第１の差動増幅部の第１
および第２のトランジスタのベース・コレクタ接合によ
り、第２・第３の差動増幅部から入力される信号と電気
的に分離する。

【００５３】

【発明の実施の形態】以下、この発明の実施の形態を図
を参照して説明する。

【００５４】実施の形態１．図１は、この発明の一実施
形態である掛算回路の回路図である。図１において、Ｄ
Ａ１・ＤＡ２・ＤＡ３は差動増幅部、Ｑ１〜Ｑ１０はト
ランジスタ、ＣＳ１・ＣＳ２は定電流源である。

【００５５】図１に示すように、第１の差動増幅部ＤＡ
１は、第１および第２のトランジスタＱ１およびＱ２
と、Ｑ１およびＱ２のエミッタにそれぞれ接続された抵
抗Ｒ１およびＲ２と、第１および第２のトランジスタＱ
１およびＱ２のコレクタにそれぞれ接続された定電流源
ＣＳ１およびＣＳ２とを含んでいる。第１のトランジス
タＱ１および第１の定電流源ＣＳ１は、ダイオード接続
された第３のトランジスタＱ３を介してグランドライン
ＧＮＤに接続されている。第２のトランジスタＱ２およ
び第２の定電流源ＣＳ２は、ダイオード接続されたトラ
ンジスタＱ４を介してグランドラインＧＮＤに接続され
ている。第１のトランジスタＱ１のベースには、入力端
子ｖ１が、第２のトランジスタＱ２のベースには入力端
子ｖ２が接続され、入力信号Ｖｉｎが入力される。

【００５６】第２の差動増幅部ＤＡ２は、エミッタが互
いに接続された第７および第８のトランジスタＱ７およ
びＱ８と、第７のトランジスタＱ７のコレクタと電源ラ
インとの間に接続された抵抗Ｒ３とを含んでいる。第７
および第８のトランジスタＱ７およびＱ８のエミッタ
は、第５のトランジスタＱ５のコレクタに接続されてい
る。このトランジスタＱは、エミッタがグランドライン
ＧＮＤに接続されており、ベースがダイオード接続され
たトランジスタＱ３のベースに接続されている。これら
トランジスタＱ３とＱ５は定電流カレントミラー回路を
構成している。

【００５７】第３の差動増幅部ＤＡ３は、エミッタが互
いに接続された第９および第１０のトランジスタＱ９お
よびＱ１０と、第７のトランジスタＱ７のコレクタと電
源ラインとの間に接続された抵抗Ｒ３とを含んでいる。
第９および第１０のトランジスタＱ９およびＱ１０のエ
ミッタは、第６のトランジスタＱ６のコレクタに接続さ
れている。このトランジスタＱ６は、エミッタがグラン
ドラインＧＮＤに接続されており、ベースがダイオード
接続されたトランジスタＱ４のベースに接続されてい
る。これらトランジスタＱ４とＱ６は定電流カレントミ
ラー回路を構成している。第９および第１０のトランジ
スタＱ９およびＱ１０のコレクタは、第７および第８の
トランジスタＱ７およびＱ８のコレクタにそれぞれ接続
されている。第７および第１０のトランジスタＱ７およ
びＱ１０の共通ベースには入力端子ａ１が、第８のおよ
び第９のトランジスタＱ８およびＱ９の共通ベースには
入力端子ａ２が接続され、入力信号Ａｉｎが入力され
る。

【００５８】次に、この実施の形態の動作について説明
する。対をなす入力端子ｖ１・ｖ２間に図５（ａ）のよ
うな入力信号Ｖｉｎが、また、対をなす入力端子ａ１・
ａ２間に図５（ｂ）のような入力信号が入力されると、
出力端子Ｓ３には図５（ｃ）のような掛算出力波形が出
力される。

【００５９】この掛算動作を、図１の回路についてみれ
ば、次の通りである。上記の回路において、トランジス
タＱ７・Ｑ１０がオンのときはトランジスタＱ８・Ｑ９
がオフし、トランジスタＱ７・Ｑ１０がオフのときはト
ランジスタＱ８・Ｑ９がオンする。このように、入力信
号ＡｉｎによってトランジスタＱ７〜Ｑ１０を制御する
ことにより、抵抗Ｒ４に流れる電流を、トランジスタＱ
１のコレクタ電流とトランジスタＱ２のコレクタ電流と
に交互に切り替えている。この掛算動作については従来
例の場合と同じである。

【００６０】ここで、抵抗Ｒ３またはＲ４の電圧降下を
ＶＲ１、トランジスタＱ７およびＱ５のコレクタ・エミ
ッタ間電圧を０．４Ｖとして最低動作電圧ＶＣＣmin を
求めると、ＶＣＣmin ＝ＶＣＥ(Ｑ７)＋ＶＣＥ(Ｑ５)＋ＶＲ１＝０．８＋ＶＲ１となる。この式で、ＶＲ＝１Ｖとすると、ＶＣＣmin ＝
１．８Ｖとなる。即ち、この平衡変調回路は１．８Ｖの
電源電圧で十分作動することになる。また、従来例のギ
ルバート形掛算回路に比べ抵抗の電圧降下を０．４Ｖ多
くとることができ出力のダイナミックレンジをそれだけ
広くとることができる。

【００６１】さらに、電源電圧ＶＣＣmin ＝１．８Ｖの
場合を考える。ダイオード接続されたトランジスタＱ３
の両端電圧を０．８Ｖとすると、定電流源ＣＳ１の両端
電圧は１．８−０．８＝１．０Ｖとなり、従来例の項で
示したギルバート形掛算器およびその改良としての特開
平５−１２１９４６号公報・特開昭６２−１９４７０９
号公報における定電流源の両端電圧０．４Ｖに比べて設
計（電源電圧の振り分け）に０．６Ｖの余裕が生じる。
また、抵抗Ｒ１の両端電圧を０．１Ｖとすると、第１の
差動増幅部を構成するトランジスタＱ１のエミッタ・コ
レクタ間電圧はＶＣＥ(Ｑ１)＝０．８−０．１＝０．７
Ｖとなり、同様に従来例に比べ設計に０．３Ｖの余裕が
生じる。

【００６２】さらに、第１の差動増幅部ＤＡ１を構成す
るトランジスタＱ１（またはＱ２）のベース・コレクタ
接合によって入力信号ＶｉｎとＡｉｎは電気的に分離さ
れるので、特開昭６２−１９４７０９号公報のように入
力信号間を電気的分離の得にくいベース・エミッタ接合
のみで行うといった問題は生じない。また、この実施の
形態では、掛算回路を構成するトランジスタが全てＮＰ
Ｎトランジスタで構成されており、特開平５−１２１９
４６号公報のように一般にＮＰＮトランジスタより性能
の劣るＰＮＰトランジスタを使用する必要がなく、従来
例に示したギルバート形掛算回路と同様に高周波動作が
可能である。

【００６３】実施の形態２．図２は、この発明の他の実
施形態である掛算回路の回路図である。図２において、
ＤＡ１・ＤＡ２・ＤＡ３は差動増幅部、Ｑ１〜Ｑ１０は
トランジスタ、ＣＳ１・ＣＳ２・ＣＳ３・ＣＳ４は定電
流源である。

【００６４】図２に示すように、第１の差動増幅部ＤＡ
１は、第１および第２のトランジスタＱ１およびＱ２
と、トランジスタＱ１およびＱ２のエミッタのそれぞれ
接続された定電流源ＣＳ３およびＣＳ４と、トランジス
タＱ１およびＱ２のエミッタ間に接続された抵抗Ｒ１
と、第１および第２のと１およびＱ２のコレクタにそれ
ぞれ接続された定電流源ＣＳ１およびＣＳ２とを含んで
いる。第１のトランジスタＱ１および第１の定電流源Ｃ
Ｓ１は、ダイオード接続された第３のトランジスタＱ３
を介してグランドラインＧＮＤに接続されている。第２
のトランジスタＱ２および第２の定電流源ＣＳ２は、ダ
イオード接続されたトランジスタＱ４を介してグランド
ラインＧＮＤに接続されている。第１のトランジスタＱ
１のベースには、入力端子ｖ１が、第２のトランジスタ
Ｑ２のベースには入力端子ｖ２が接続され、入力信号Ｖ
ｉｎが入力される。

【００６５】第２の差動増幅部ＤＡ２は、エミッタが互
いに接続された第７および第８のトランジスタＱ７およ
びＱ８と、第７のトランジスタＱ７のコレクタと電源ラ
インとの間に接続された抵抗Ｒ３とを含んでいる。第７
および第８のトランジスタＱ７およびＱ８のエミッタ
は、第５のトランジスタＱ５のコレクタに接続されてい
る。このトランジスタＱ５は、エミッタがグランドライ
ンＧＮＤに接続されており、ベースがダイオード接続さ
れたトランジスタＱ３のベースに接続されている。これ
らトランジスタＱ３とＱ５は定電流カレントミラー回路
を構成している。

【００６６】第３の差動増幅部ＤＡ３は、エミッタが互
いに接続された第９および第１０のトランジスタＱ９お
よびＱ１０と、第７のトランジスタＱ７のコレクタと電
源ラインとの間に接続された抵抗Ｒ３とを含んでいる。
第９および第１０のトランジスタＱ９およびＱ１０のエ
ミッタは、第６のトランジスタＱ６のコレクタに接続さ
れている。このトランジスタＱ６は、エミッタがグラン
ドラインＧＮＤに接続されており、ベースがダイオード
接続されたトランジスタＱ４のベースに接続されてい
る。これらトランジスタＱ４とＱ６は定電流カレントミ
ラー回路を構成している。第９および第１０のトランジ
スタＱ９およびＱ１０のコレクタは、第７および第８の
トランジスタＱ７およびＱ８のコレクタにそれぞれ接続
されている。第７および第１０のトランジスタＱ７およ
びＱ１０の共通ベースには入力端子ａ１が、第８のおよ
び第９のトランジスタＱ８およびＱ９の共通ベースには
入力端子ａ２が接続され、入力信号Ａｉｎが入力され
る。

【００６７】次に、この実施の形態の動作について説明
する。対をなす入力端子ｖ１・ｖ２間に図５（ａ）のよ
うな入力信号Ｖｉｎが、また、対をなす入力端子ａ１・
ａ２間に図５（ｂ）のような入力信号が入力されると、
出力端子Ｓ３には図５（ｃ）のような掛算出力波形が出
力される。

【００６８】この掛算動作を、図２の回路についてみれ
ば、次の通りである。上記の回路において、トランジス
タＱ７・Ｑ１０がオンのときはトランジスタＱ８・Ｑ９
がオフし、トランジスタＱ７・Ｑ１０がオフのときはト
ランジスタＱ８・Ｑ９がオンする。このように、入力信
号ＡｉｎによってトランジスタＱ７〜Ｑ１０を制御する
ことにより、抵抗Ｒ４に流れる電流を、トランジスタＱ
１のコレクタ電流とトランジスタＱ２のコレクタ電流と
に交互に切り替えている。この掛算動作については、実
施の形態１の場合と同じである。

【００６９】ここで、抵抗Ｒ３またはＲ４の電圧降下を
ＶＲ２、トランジスタＱ７およびＱ５のコレクタ・エミ
ッタ間電圧を０．４Ｖとして最低動作電圧ＶＣＣmin を
求めると、ＶＣＣｍｉｎ＝ＶＣＥ(Ｑ７)＋ＶＣＥ(Ｑ５)＋ＶＲ１＝０．８＋ＶＲ２となる。この式で、ＶＲ２＝１ＶとするとＶＣＣmin ＝
１．８Ｖとなる。即ち、この平衡変調回路は１．８Ｖの
電源電圧で十分動作することになる。また、従来例のギ
ルバート形掛算回路に比べ抵抗の電圧降下を０．４Ｖ多
くとることができ出力のダイナミックレンジをそれだけ
広くとることができる。

【００７０】さらに、電源電圧ＶＣＣmin ＝１．８Ｖの
場合を考える。ダイオード接続されたトランジスタＱ３
の両端電圧を０．８Ｖとすると、定電流源ＣＳ１の両端
電圧は１．８＝０．８＝１．０Ｖとなり、従来例の項で
示したギルバート形掛算回器およびその改良としての特
開平５−１２１９４６号公報・特開昭６２−１９４７０
９号公報における定電流源の両端電圧０．４Ｖに比べて
設計（電源電圧の振り分け）に０．６Ｖの余裕が生じ
る。さらに、第１の差動増幅部ＤＡ１を構成するトラン
ジスタＱ１（またはＱ２）のベース・コレクタ接合によ
って入力信号ＶｉｎとＡｉｎは電気的に分離されるの
で、特開昭６２−１９４７０９号公報のように入力信号
間を電気的分離の得にくいベース・エミッタ接合のみで
行うといった問題は生じない。

【００７１】また、この実施の形態では、掛算回路を構
成するトランジスタが全てＮＰＮトランジスタで構成さ
れており、特開平５−１２１９４６号公報のように一般
にＮＰＮトランジスタより性能の劣るＰＮＰトランジス
タを使用する必要がなく、従来例に示したギルバート形
掛算回路と同様に高周波動作が可能である。さらに、電
源ライン側・グランドライン側と２組の定電流源を用い
ることで、第１の差動増幅部ＤＡ１とカレントミラー回
路に流れる電流比を変更でき、設計的な自由度が増加す
る。

【００７２】実施の形態３．図３は、この発明の更に他
の実施形態である掛算回路の回路図である。図３におい
て、ＤＡ１・ＤＡ２・ＤＡ３は差動増幅部、Ｑ１〜Ｑ６
はトランジスタ、ＣＳ１・ＣＳ２・ＣＳ３・ＣＳ４は定
電流源である。

【００７３】図３に示すように、第１の差動増幅部ＤＡ
１は、第１および第２のトランジスタＱ１およびＱ２
と、Ｑ１およびＱ２のエミッタそれぞれに接続された定
電流源ＣＳ１およびＣＳ２と、Ｑ１・Ｑ２のエミッタを
互いに接続している抵抗Ｒ１とを含んでいる。第１およ
び第２のトランジスタＱ１およびＱ２のコレクタはそれ
ぞれ定電流源ＣＳ３およびＣＳ４に接続されている。第
１のトランジスタＱ１のベースには、入力端子ｖ１が、
第２のトランジスタＱ２のベースには入力端子ｖ２が接
続され、入力信号Ｓ１が入力される。

【００７４】第２の差動増幅部ＤＡ２は、エミッタが互
いに接続された第３および第４のトランジスタＱ３およ
びＱ４と、第３のトランジスタＱ３のコレクタと電源ラ
インとの間に接続された抵抗Ｒ３とを含んでいる。第３
および第４のトランジスタＱ３およびＱ４のエミッタ
は、第１のトランジスタＱ１のコレクタと定電流源ＣＳ
３とに接続されている。

【００７５】第３の差動増幅部ＤＡ３は、エミッタが互
いに接続された第５および第６のトランジスタＱ５およ
びＱ６と、第４のトランジスタＱ６のコレクタと電源ラ
インとの間に接続された抵抗Ｒ４とを含んでいる。第３
および第４のトランジスタＱ３およびＱ４のエミッタ
は、第２のトランジスタＱ２のコレクタと定電流源ＣＳ
４とに接続されている。第３および第６のトランジスタ
Ｑ３およびＱ６の共通ベースには入力端子ａ１が、第４
および第６のトランジスタＱ４およびＱ６の共通ベース
には入力端子ａ２が接続され、入力信号Ｓ２が入力され
る。

【００７６】次に、この実施の形態の動作について説明
する。対をなす入力端子ｖ１・ｖ２間に図５（ａ）のよ
うな入力信号Ｖｉｎ（Ｓ１）が、また、対をなす入力端
子ａ１・ａ２間に図５（ｂ）のような入力信号Ａｉｎ
（Ｓ２）が入力されると、出力端子Ｓ３には図５（ｃ）
のような掛算出力波形が出力される。

【００７７】この掛算動作を、図３の回路についてみれ
ば、次の通りである。上記の回路において、トランジス
タＱ３・Ｑ６がオンのときはトランジスタＱ４・Ｑ５が
オフし、トランジスタＱ３・Ｑ６がオフのときはトラン
ジスタＱ４・Ｑ５がオンする。このように、入力信号Ａ
ｉｎによってトランジスタＱ３〜Ｑ６を制御することに
より、抵抗Ｒ４に流れる電流を、トランジスタＱ１のコ
レクタ電流とトランジスタＱ２のコレクタ電流とに交互
に切り替えている。この掛算動作については、実施の形
態１の場合と同じである。

【００７８】ここで、抵抗Ｒ３またはＲ４の電圧降下を
ＶＲ３、トランジスタＱ３および定電流源ＣＳ３の両端
電圧を０．４Ｖとして、最低動作電圧ＶＣＣｍｉｎを求
めると、ＶＣＣmin ＝ＶＣＥ(Ｑ３)＋Ｖ(ＣＳ３)＋ＶＲ３＝０．８＋ＶＲ３となる。この式で、ＶＲ３＝１ＶとするとＶＣＣmin ＝
１．８Ｖとなる。即ち、この平衡変調回路は１．８Ｖの
電源電圧で十分動作することになる。また、従来例のギ
ルバート形掛算回路に比べ抵抗の電圧降下を０．４Ｖ多
くとることができ出力のダイナミックレンジをそれだけ
広くとることができる。

【００７９】さらに、電源電圧ＶＣＣmin ＝１．８Ｖの
場合を考える。第１のトランジスタＱ１の両端電圧を
０．４Ｖとすると、定電流源ＣＳ１の両端電圧は１．８
−０．４−０．４＝１．０Ｖとなり、従来例の項で示し
たギルバート形掛算回路およびその改良としての特開平
５−１２１９４６号公報・特開昭６２−１９４７０９号
公報における定電流源の両端電圧０．４Ｖに比べて設計
（電源電圧の振り分け）に０．６Ｖの余裕が生じる。ま
たは、定電流源ＣＳ１の両端電圧を０．４Ｖとすれば、
第１のトランジスタＱ１のエミッタ・コレクタ間電圧Ｖ
ＣＥ(Ｑ１)は１．８−０．４−０．４＝１．０Ｖとな
り、従来例の項で示したギルバート形掛算回路およびそ
の改良としての特開平５−１２１９４６号公報・特開昭
６２−１９４７０９号公報における第１の差動増幅部を
構成するトランジスタのエミッタ・コレクタ間電圧０．
４Ｖに比べて設計（電源電圧の振り分け）に０．６Ｖの
余裕が生じる。

【００８０】また、第１の差動増幅部ＤＡ１を構成する
トランジスタＱ１（またはＱ２）のベース・コレクタ接
合によって入力信号Ｓ１とＳ２は電気的に分離されるの
で、特開昭６２−１９４７０９号公報のように入力信号
を電気的分離の得にくいベース・エミッタ接合のみで行
うといった問題は生じない。

【００８１】さらに、電源ライン側・グランドライン側
と２組の定電流源を用いることで、最適電流密度やトラ
ンジスタサイズの異なるＰＮＰトランジスタ（第１の差
動増幅部）とＮＰＮトランジスタ（カレントミラー回
路）の設計的な自由度が増加する。

【００８２】以上のように、この発明の実施の形態によ
れば、掛算回路の定電源電圧化を可能とするだけでな
く、同時に、掛算回路を構成する第１の差動増幅部の設
計的な余裕を生じさせ、かつ、信号間の電気的分離を確
保するという効果がある。

【００８３】

【発明の効果】第１の発明によれば、低い電源電圧で動
作し、かつ、ダイナミックレンジの広い動作を確保する
とともに、低電源電圧においても回路に使用される素子
に配分される電圧に設計的な余裕を持たせることができ
る、高性能な掛算処理回路を得ることができる。

【００８４】第２の発明によれば、低い電源電圧で動作
し、かつ、ダイナミックレンジの広い動作を確保すると
ともに、低電源電圧においても回路に使用される素子に
配分される電圧に設計的な余裕を持たせることができ
る、より高性能な掛算処理回路を得ることができる。

【００８５】第３の発明によれば、低い電源電圧で動作
し、かつ、ダイナミックレンジの広い動作を確保すると
ともに、低電源電圧においても回路に使用される素子に
配分される電圧に設計的な余裕を持たせることができ
る、一層高性能な掛算処理回路を得ることができる。

【００８６】第４の発明によれば、低い電源電圧で動作
し、かつ、ダイナミックレンジの広い動作を確保すると
ともに、低電源電圧においても回路に使用される素子に
配分される電圧に設計的な余裕を持たせることができ、
しかも、入力される２信号間に電気的分離を取りやす
い、高性能な掛算処理回路を得ることができる。

【００８７】第５の発明によれば、低い電源電圧で動作
し、かつ、ダイナミックレンジの広い動作を確保すると
ともに、低電源電圧においても回路に使用される素子に
配分される電圧に設計的な余裕を持たせることができ、
しかも、入力される２信号間に電気的分離を取りやす
い、より高性能な掛算処理回路を得ることができる。

【００８８】第６の発明によれば、低い電源電圧で動作
し、かつ、ダイナミックレンジの広い動作を確保すると
ともに、低電源電圧においても回路に使用される素子に
配分される電圧に設計的な余裕を持たせることができ、
しかも、入力される２信号間に電気的分離を取りやす
い、更に高性能な掛算処理回路を得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１である掛算回路の回
路図である。

【図２】この発明の実施の形態２である掛算回路の回
路図である。

【図３】この発明の実施の形態３である掛算回路の回
路図である。

【図４】従来技術であるギルバート形掛算回路の回路
図である。

【図５】掛算回路の動作説明用の信号波形を示す図で
ある。

【図６】従来技術であるギルバート形掛算回路を改良
した第１の掛算回路の回路図である。

【図７】従来技術であるギルバート形掛算回路を改良
した第２の掛算回路の回路図である。

【符号の説明】

１０〜１４・ＣＳ１２・ＣＳ１〜ＣＳ４定電流源、Ｑ
１〜Ｑ２０トランジスタ、ａ１・ａ２・ｖ１・ｖ２・
ｘ１・ｘ２・Ｙ１・Ｙ２信号入力部、Ａｉｎ・Ｖｉｎ
・Ｘｉｎ・Ｙｉｎ・Ｓ１・Ｓ２入力信号、２・１３・
Ｓ３出力端子、Ｒ１〜Ｒ４・Ｒ１１〜Ｒ１７抵抗、
Ｖ１１・Ｖ１２定電圧源。

Claims

【特許請求の範囲】

【請求項１】対をなすトランジスタを有し第１の入力
信号が供給される第１の差動増幅部と、前記第１の差動
増幅部の一方のトランジスタの出力を受ける第１のカレ
ントミラー回路と、前記第１の差動増幅部の他方のトラ
ンジスタの出力を受ける第２のカレントミラー回路と、
対をなすトランジスタを有し前記第１の差動増幅部の一
方のトランジスタの出力を受ける第２の差動増幅部と、
対をなすトランジスタを有し前記第１の差動増幅部の他
方のトランジスタの出力を受ける第３の差動増幅部とを
備え、前記第１・第２および第３の差動増幅部が電源に
対して並列負荷となるように構成するとともに、第１・
第２の定電流源が第１の差動増幅部のトランジスタと直
列に電源側に接続されるようにしたことを特徴とする掛
算処理回路。
【請求項２】対をなすトランジスタを有し第１の入力
信号が供給される第１の差動増幅部と、前記第１の差動
増幅部の一方のトランジスタと直列にその電源側に接続
された第１の定電流源と、前記第１の差動増幅部の他方
のトランジスタと直列にその電源側に接続された第２の
定電流源と、前記第１の差動増幅部の一方のトランジス
タと直列にそのグランドライン側に接続された第３の定
電流源と、前記第１の差動増幅部の他方のトランジスタ
と直列にそのグランドライン側に接続された第４の定電
流源と、対をなすトランジスタを有し前記第１の差動増
幅部の一方のトランジスタの出力を受ける第２の差動増
幅部と、対をなすトランジスタを有し前記第１の差動増
幅部の他方のトランジスタの出力を受ける第３の差動増
幅部とを備え、前記第１・第２および第３の差動増幅部
が電源に対して並列負荷となるように構成したことを特
徴とする掛算処理回路。
【請求項３】差動増幅部の少なくとも一部を構成する
トランジスタをＮＰＮトランジスタとしたことを特徴と
する請求項１または請求項２に記載の掛算処理回路。
【請求項４】コレクタがそれぞれ第１および第２の定
電流源に、かつダイオード接続された第３および第４の
トランジスタに対して接続され、エミッタがそれぞれ抵
抗を介してグランドラインに対して接続されている第１
および第２のトランジスタを有する第１の差動増幅部
と、ベースが上記第３のトランジスタのベースと接続されか
つエミッタがグランドラインと接続された第５のトラン
ジスタのコレクタに対して、エミッタが接続され、抵抗
を介して電源ラインに対してコレクタが接続された、第
７および第８のトランジスタを有する第２の差動増幅部
と、ベースが前記第４のトランジスタのベースと接続されか
つエミッタがグランドラインと接続された第６のトラン
ジスタのコレクタに対して、エミッタが接続され、第２
の差動増幅部の第７および第８のトランジスタのコレク
タに対してそれぞれコレクタが接続された、第９および
第１０のトランジスタを有する第３の差動増幅部と、を
有することを特徴とする掛算処理回路。
【請求項５】コレクタが、それぞれ第１および第２の
定電流源に、かつそれぞれダイオード接続された第３お
よび第４のトランジスタに対して接続され、エミッタ
が、それぞれ第３および第４の定電流源を介してグラン
ドラインに対して接続され、かつ抵抗を介して互いに接
続されている第１および第２のトランジスタを有する第
１の差動増幅部と、ベースが前記第３のトランジスタのベースと接続されか
つエミッタがグランドラインと接続された第５のトラン
ジスタのコレクタに対して、エミッタが接続され、抵抗
を介して電源ラインに対してコレクタが接続された、第
７および第８のトランジスタを有する第２の差動増幅部
と、ベースが前記第４のトランジスタのベースと接続されか
つエミッタがグランドラインと接続された第６のトラン
ジスタのコレクタに対して、エミッタが接続され、第２
の差動増幅部の第７および第８のトランジスタのコレク
タに対してそれぞれコレクタが接続された、第９および
第１０のトランジスタを有する第３の差動増幅部と、を
有することを特徴とする掛算処理回路。
【請求項６】エミッタがそれぞれ第１および第２の定
電流源に、かつ抵抗を介して互いに接続され、コレクタ
がそれぞれ第３および第４の定電流源を介してグランド
ラインに接続された第１および第２のトランジスタを有
する第１の差動増幅部と、前記第１のトランジスタのコレクタおよび残貴台３の電
流源にエミッタが接続され、抵抗を介して電源ラインに
コレクタが接続された、第３および第４のトランジスタ
を有する第２の差動増幅部と、前記第２のトランジスタのコレクタおよび前記第４の電
流源にエミッタが接続され、第２の差動増幅部の第３お
よび第４のトランジスタのコレクタにそれぞれコレクタ
が接続された第５および第６のトランジスタを有する第
３の差動増幅部と、を有することを特徴とする掛算処理
回路。