KR950012660B1 - 반도체집적회로 - Google Patents

반도체집적회로 Download PDF

Info

Publication number
KR950012660B1
KR950012660B1 KR1019910012321A KR910012321A KR950012660B1 KR 950012660 B1 KR950012660 B1 KR 950012660B1 KR 1019910012321 A KR1019910012321 A KR 1019910012321A KR 910012321 A KR910012321 A KR 910012321A KR 950012660 B1 KR950012660 B1 KR 950012660B1
Authority
KR
South Korea
Prior art keywords
analog circuit
current
cell
circuit cell
input
Prior art date
Application number
KR1019910012321A
Other languages
English (en)
Other versions
KR920003507A (ko
Inventor
히로미 구사카베
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR920003507A publication Critical patent/KR920003507A/ko
Application granted granted Critical
Publication of KR950012660B1 publication Critical patent/KR950012660B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Amplifiers (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체집적회로
제 1 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 기본적인 전류증폭셀의 모델을 나타낸 등가 회로도.
제 2 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 진폭 제한형 증폭셀을 나타낸 회로도.
제 3 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 오버드라이브(over drive)형 증폭셀를 나타낸 회로도.
제 4 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 정류셀을 나타낸 회로도.
제 5 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 펄스 카운트 FM 검파셀을 나타낸 회로도.
제 6 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 쿼드러취(quadratute) FM 검파셀을나타낸 회로도.
제 7 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 승산셀을 나타낸 회로도.
제 8 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 에미터결함 멀티바이브레이더셀을 나타낸 회로도.
제 9 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 ECL 분주기셀을 나타낸 회로도.
제 10 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 Gm 증폭셀을 나타낸 회로도.
제 11 도는 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀중 싱글엔드(single-end) 출력형 전류중폭셀을 나타낸 회로도.
제 12 도는 본 발명의 1실시예에 따른 반도체집적회로에 형성되어 있는 시스템의 일례로서 PLL 체배회로(邈倍回路)를 나타낸 블럭도.
제 13 도는 종래의 중간주파증폭셀을 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : VCC 전원단자 2 : VEE 전원단자
3a,3b,3a',3b' : 입력단자 4a,4b,4a',4b',4 : 출력단자
10 : 전지 11 : 전류원
12 : Gm 증폭형 셀 13 : 승산셀
14 : 루프필터 15 : 에미커결합 멀티바이브레이터셀
16 : ECL분주(分周)셀 Q1,Q2,Q1',Q3',Q9,Q26 : NPN형 트랜지스터
Q5∼Q8,Q31∼Q34 : PNP형 트랜지스터
D1∼D3,D1'∼D3',D4∼D8 : 다이오드( 또는 다이오드 접속된 트랜지스터)
R, R1∼R11 : 저항 C,CT : 용량
[산업상의 이용분야]
본 발명은 반도체집적회로에 관한 것으로, 특히 전류모드기능 아날로그회로셀을 사용하여 특정 사양의 커스텀(custom) 집적회로를 실현하는 기술에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 아날로그회로셀의 조합에 의해 특정 시스템 또는 서비시스템을 동일한 반도체기판상에 형성하여 특정 사양의 커스텀집적회로를 실현하는 경우에, 예컨대 제 13 도에 나타낸 바와 같은 중간주파증폭회로셀이 사용되고 있다. 여기에서, 창조부호 1은 VCC 전원단자, 2는 VE 전원단자, 3a 및 3b는 입력단자, 4a 및 4b는 출력단자, 5는 바이어스단자, DA,…는 각각 차동증폭기, EF는 에미터플로워회로, Q1∼Q27은 NPN 형트랜지스터, R1∼R12는 저항, C1∼C4는 용량이다. 3개의 차동증폭기(DA,…) 및 1개의 에미터플로워회로(EF)가 카스케이드(cascade) 접속되어 있고, 3개의 차동증폭기(DA,…)의 단(段) 사이는 용량(C1∼C4)에 의해 결합되어 있으며, 제 3단계의 차동증폭기(DA)의 출력이 에미터클로워회로(EF)를 경유하여 출력단자(4a,4b)로 도출(導出)된다.
이 중간주파증폭회로셀에 있어서, 입력단자(3a,3b)는 VCC 전원전압으로부터 저항(R1, R4)을 매개하여 바이어스되어 있고, 기본적으로 전단(前段)과는 용량결합할 필요가 있다. 또, 출력단자(4a,4b)의 전위는 VCC 전원전압으로부터 저항 R11, R10의 전압강하분(수 100mV)과 NPN형 트랜지스터 Q13, Q14의 베이스·에미터간전압(VBE) 1개분만큼 전하한 전위로 고정되어 있기 때문에, 후단(後段)에 접속되는 아날로그회로셀(도시하지 않음)의 입력단자는 상기 출력단자(4a,4b)의 전위에 맞추어 선택할 필요가 있다. 또, 회로의 바이어스를 결정하기 위한 바이어스단자(5)에 외부로부터 필요한 만큼 직류 전류를 유입할 필요가 있다.
상기한 바와 같이 종래의 아날로그회로셀은, 입력회로와 출력회로 및 바이어스회로 등이 각각 독자적 사상으로 설계되어 있기 때문에, 전원전압이나 바이어스를 인가하는 가공의 전압, 전류조건, 임피던스값 등 복잡한 접속조건을 만족하도록 조합시킬 필요가 있으므로 범용성이 없었다.
그래서, 종래의 아날로그회로셀의 조합시에는, 상세한 기술검토와 일부회로의 수정 등이 필요하였다.
상기한 바와 같이 종래의 아날로그회로셀의 조합에 의해 특정 시스템 또는 서브시스템을 형성하는 특정사양의 커스텀집적회로를 실현하는 경우, 입력/출력단자의 전위가 특정값에 한정되거나 교류적인 임피던스의 매칭(matching)이 요구되거나 하기 때문에 인터페이스가 복잡하고, 복잡함 접속조건을 만족하도록 조합시킬 필요가 있으므로 범용성이 없으며, 상세한 기술검토와 일부 회로의 수정 등이 필요하다가 하는 문제점이 있다.
[발명의 목적]
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 아날로그회로셀의 조합에 의해 특정 시스템 또는 서브시스템을 형성하여 특정 사양의 커스텀집적회로를 실현하는 경우, 디지탈회로와 마찬가지로 아날로그회로셀간의 인터페이스조건을 생각할 필요가 없고, 전원전압이나 귀찮은 바이어스조건을 맞추어 주는 것이 거의 불필요하게 되어 범용성이 높은 각종의 기능을 갖춘 아날로그회로셀을 사용하여 단기간에 간단한 설계수법으로 설계할 수 있으며, 특히 납기(納期)가 짧은 다품종의 집적회로/대규모 집적회로를 실현하는데 적합한 반도체집적회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체집적회로는, 적어도 전류흡입형 입력단자 및 전류토출형 출력단자( 또는 전류토출형 입력단자 및 전류흡입형 출력단자를 갖춘 전류모드기능 아날로그회로셀을 포함하는 복수개의 아날로그회로셀이 조합되어 구성된 특정 시스템 또는 서브시스템을 형성하는 회로를 갖춘 것을 특징으로 한다.
[작용]
상기와 같은 구성으로 이루어진 반도체집적회로는, 전류모드로 동작하여 기본적으로 입력임피던스가 0이고 출력임피던스가 무한대인 아날로그회로셀을 사용하고 있기 때문에, 복수개의 스테이지(stage)를 예컨대 카스케이드 접속할 때 등에 바이어스전위의 제한을 받지 않으면서 전원전압 등도 비교적 자유롭게 설정할 수 있고, 또 받는 측의 입력임피던스가 낮기 때문에 접속부위에 발생하는 신호전압도 작아 다른 회로블록으로의 방해도 적어진다고 하는 이점이 있다.
[실시예]
이하, 도면을 창조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 반도체집적회로는, 적어도 전류 흡입형 입력단자(current-sink input terminal : 전류가 해당부위로 흘러 들어오는 형식의 것) 및 전류토출형 출력단자(current-source output terminal : 전류가 해당부위로부터 흘러 나오는 형식의 것)(또는, 전류토출형 입력단자 및 전류흡입형 출력단자)를 갖춘 전류모드(current mode : 신호가 주로 전류로 반송되는 것) 기능 아날로그회로셀을 포함하는 복수개의 아날로그회로셀이 조합되어 구성된 특정 시스템 또는 서브시스템을 형성하는 회로를 갖춘 것을 특징으로 하는 것이다. 여기서, 상기 전류모드기능 아날로그회로셀로서 가장 기본적인 회로셀인 전류증폭셀의 모델에 대해 제 1 도에 도시된 등가회로를 참조하여 설명한다.
이 전류증폭셀에 있어서, 입력단자(3a,3b)는 (+),(-)의 차동입력형으로 되어 있고, 입력임피던스는 전류입력을 고려하여 낮게 설정되어 있다. 입력단자(3a,3b)와 접지간에는 전지(10)가 접속되며, 이상적으로는 입력임피던스가 0인 것을 나타내고 있다. 입력의 전류전압은 임의의 값이어도 좋은데, 실제는 회로구성상의 제약 때문에 트랜지스터의 베이스·에미터간접압의 2개분(2VBE) 또는 1개분(1VBE)으로 설정하는 것이 편리하다. 출력단자(4a,4b)는 (+),(-)의 차동출력형으로 되어 있고, 원리적으로 출력임피던스는 무한대이다.
이 전류증폭셀은 차동전류입력이 그에 상당하는 증폭율로 증폭된 후, 전류원(11)으로부터 출력단자(4a,4b)를 경유하여 외부로 차동전류가 출력되도록 되어 있다.
이제, 제 1 도에 나타낸 전류증폭셀을 2단 카스케이드 접속한 경우를 생각해 보자. 이 경우, 제 1단째의 출력을 그대로 제 2단째의 입력에 접속한다. 제 1단째의 출력은 전류출력이므로 그 전위는 임의로 설정할 수 있고, 제 2단째의 어떠한 전위점[이 경우에는 전지(10)의 전압]에 대해서도 문제없이 신호를 보낼 수 있다. 전류신호는 이와 같이 틀림없이 보내지게 되지만, 입력임피던스가 0이므로 신호전압은 전혀 나타나지 않는다. 이 특징은, 입출력은 접속라인으로부터 다른 회로블럭으로 신호의 불필요한 누설을 없게 하는 점에서 유효하다.
또, 상기한 바와 같이 입력임피던스가 낮은(이상적으로는 0) 전류형 입력단자 및 출력임피던스가 높은(이상적으로는 무한대) 전류출력단자를 갖춘 전류모드기능 아날로그회로셀의 내부에 상기한 바와 같은 증폭 이외의 정류나 승산기능을 갖게 한 경우도 상기한 바와 같은 특징은 전혀 없어지지 않고 계승된다. 또, 각각의 아날로그회로셀의 전원전압도 아날로그회로셀의 출력다이나믹 레인지(dynamic range)의 범위내에 있으면 자유롭게 설정할 수 있다. 극단적으로 말하면, 각 아날로그회로셀마다 다른 전원전압을 설정하는 것도 가능하다. 게다가, 차동전류로 신호를 주고 받기 위해 전원이나 접지라인으로부터의 노이즈나 방해를 받는 것이 극히 적다는 특징을 갖는다.
상술한 바와 같이 본 발명의 반도체집적회로는, 전류모드로 동작하여 기본적으로 입력임피던스가 0이고 출력임피던스가 무한대인 아날로그회로셀을 사용함으로써, 복수개의 스테이지를 예컨대 카스케이드 접속할때 등에 바이어스전위의 제한을 받지 않으면서 전원전압 등도 비교적 자유롭게 설정할 수 있고, 또 받는 축의 입력임피던스가 낮으므로 접속부위에 발생하는 신호 전압도 작아 다른 회로블럭으로의 방해도 적어진다고 하는 이점이 있다.
다음에, 본 발명의 반도체집적회로에서 사용되는 아날로그회로셀의 다른 구체적인 회로예에 대해 제 2 도내지 제 11 도를 참조하여 상세히 설명한다.
제 2 도는 제 1 도의 전류증폭셀을 전류흡입형 입력단자 및 전류토출형 출력단자를 갖도록 구성한 일례를 나타내고 있다. 여기서, 참조부호 1은 고전위측 VCC 전원단자이고, 2는 저전위측의 VEE 전원단자이며, Q1 및 Q2는 베이스상호가 한쪽의 입력단자(3a)에 공통으로 접속됨과 더불어 에미터상호가 VEE 전원라인에 접속된 NPN형 트랜지스터이고, 마찬가지로 Q3 및 Q4는 베이스상호가 다른쪽의 입력단자(3b)에 공통으로 접속됨과 더불어 에미터상호가 VEE 전원라인에 접속된 NPN형 트랜지스터이며, 상기 NPN형 트랜지스터(Q2,Q4)의 콜렉터 및 에미터는 서로 접속되어 있다. R은 상기 NPN형 트랜지스터(Q2)의 콜렉터·베이스간 및 상기 NPN형 트랜지스터(Q4)의 콜렉터·베이스간에 각각 접속된 저항이다. Q5 및 Q6은 전류미러회로를 형성하는 PNP형 트랜지스터로, 그 입력측의 다이오드접속된 트랜지스터(Q5)가 상기 NPN형 트랜지스터(Q1)의 콜렉터부하로서 접속되고, 그 출력측의 트랜지스터(Q6)가 한쪽의 출력단자(4a)에 공통으로 접속되어 있다. 마찬가지로, Q7 및 Q8은 전류미러회로를 형성하는 PNP형 트랜지스터로, 그 입력측으로 다이오드접속된 트랜지스터(Q7)가 상기 NPN형 트랜지스터(Q3)의 콜렉터부하로서 접속되고, 그 출력측의 트랜지스터(Q8)가 다른쪽의 출력단자(4b)에 공통으로 접속되어 있다.
이 전류증폭셀에 있어서, 입력의 직류전위는 NPN형 트랜지스터의 베이스·에미터간 전압(VBE)의 1개분(1VBE)이고, 출력전류는 전류미러회로로 되접어 꺽인다. 차동전류이득(Gi)은 Gi=I·R/VT(I : 동상의 직류바이어스전류, VT : 열전압, R : 부하저항)으로 표현되고, 동상(同相)전류이득은 1로 표현된다. NPN형 트랜지스터(Q2,Q4)는 에미터가 VEE 전원라인에 접속되고, 콜렉터가 공통으로 접속됨과 더불어 한쌍의 저항(R)의 중간점에 접속되어 있어서 동상전류(I)가 일정하다고 생각되기 때문에, 한쌍의 NPN형트랜지스터(Q2,Q4)에 흐르는 전류는 일정하고, 차동전류(△i)가 한쌍의 저항(R)을 흘러 2R·△i라는 전압이 한쌍의 NPN형 트랜지스터(Q2,Q4)의 베이스간에 생겨서 이 트랜지스터의 밸런스가 무너져 차동분(差動分)만 증폭된다. 이때, 동상전류분은 변화하지 않으므로 동작전류의 총계는 변화하지 않는다는 점에 주의할 필요가 있다. 따라서, 차동전류(△i)는 동상전류(I)를 넘을 수는 없고, 리미터작용을 일으켜 대진폭의 입력을 클립(clip)하는 진폭제한작용을 갖추고 있다.
제 3 도는 제 1 도의 전류증폭셀을 전류흡입형 입력단자 및 전류토출형 출력단자를 갖추어 오버드라이브작용을 갖도록 구성한 일례를 나타내고 있다. 이 전류증폭셀은, 제 2 도에 나타낸 전류증폭셀과 비교하여, NPN형 트랜지스터(Q1,Q2)는 한쪽의 트랜지스터(Q)의 베이스와 다른쪽의 트랜지스터(Q2)의 콜렉더가 접속되고, 마찬가지로 NPN형 트랜지스터(Q3,Q4)는 한쪽의 트랜지스터(Q3)의 베이스와 다른쪽의 트랜지스터(Q4)의 콜렉터가 접속되며, NPN형 트랜지스터(Q2,Q4)의 베이스상호 및 에미터상호가 접속되어 있는 점이 다르고, 그 외는 동일하므로 제 2 도와 동일한 참조부호를 붙이고 있다.
이 전류증폭셀에 있어서, 동상전류(I)가 입력단자(3a,3b)로 유입되고 있고, 차동전류 △i=0이라 하면, 이상적(트랜지스터의 전류증폭율 β=∞인 경우)으로는 출력단자(4a,4b)에 동상전류(I)가 나타난다. 여기서, 차동입력이 존재하면, +R·△i가 NPN형 트랜지스터(Q1)의 베이스측에 발생하고,-R·△i가 NPN형 트랜지스터(Q3)의 베이스측에 발생하며, 각각의 트랜지스터의 상호 콘덕턴스 Gm=(출력전류)/(입력전압)의 비선형에 의해 전류가 증가하는 방향의 입력에 대해서는 오버드라이브되고, 큰 입력신호에 대해서도 클립(clip)하기 어려운 특성을 갖는다. 한편, 제 3 도의 전류증폭셀에 대한 상세한 설명은 특개소 48-27664호공보 「차동증폭기」에 기술되어 있다.
제 4 도는 전류흡입형 입력단자 및 전류토출형 출력단자를 갖춘 전류셀의 일례를 나타내고 있다. 이 정류셀은, 제 2 도에 나타낸 전류증폭셀과 비교하여, NPN형 트랜지스터(Q1)에 대해 달링톤(Darlington) 접속된 NPN형 트랜지스터(Q1')와, 마찬가지로 NPN형 트랜지스터(Q3)에 대해 달링톤접속된 NPN형 트랜지스터(Q3')가 부가되고, 한쌍의 저항(R)이 다이오드접속된 NPN형 트랜지스터( 또는 다이오드 : Q9,Q10)로 치환되어 있는 점이 다르며, 그 외는 동일하므로 제 2 도와 동일한 참조부호를 붙이고 있다.
이 전류셀에 있어서는, 차동입력전류의 반파(半波)마다 2개의 달링톤접속된 트랜지스터가 교대로 구동되고, 각각 대응하여 전류미러회로로 되접어 꺽여 출력단자(4a,4b)에는 정(正)의 반파 및 부(負)의 반파가 각각 정류된 전류출력이 얻어진다. 또, 전파(全波)정류출력을 바라는 경우에는 출력단자(4a,4b)를 단락접속하면 된다.
제 5 도는 전류흡입형 입력단자 및 전류토출형 출력단자를 갖춘 펄스카운트형 FM(주파수변조) 검파셀의 일례를 나타내고 있다. 이 펄스카운트형 FM 검파셀은, 통상의 전압압력형 펄스카운트형 FM 검파용 더블밸런스(doublebalance)회로의 입력단자쌍과 VEE 전원라인간에 다이오드(D1∼D3; 또는 다이오드접속된 트랜지스터)로 이루어진 전압입력으로부터 전류출력으로의 변환회로가 부가되어 있고, 또 이 도면에서 참조부호 Q11∼Q20은 NPN형 트랜지스터, Q31과 Q32는 PNP형 트랜지스터, D4∼D8은 다이오드, R1∼R3은 저항, C는 용량이다.
이 펄스카운트형 FM 검파셀에 있어서는, 입력 FM 펄스열이 더블 밸런스회로의 전류원측(도면중 하측)의 차동중폭기의 콜렉터간에 접속된 용량(C)을 충방전하고, 출력단자(4a,4b)에는 복조된 음성신호를 포함하는 PWM(펄스폭변조) 파가 전류출력으로서 얻어진다.
제 6 도는 전류흡입형 입력단자 및 전류토출형 출력단자를 갖춘 FM 쿼드러춰 검파셀의 일례를 나타내고 있다. 이 FM 쿼드러취 검파셀은, 통상의 전압 입력형 FM 쿼드러춰 검파용 더블밸런스회로의 FM 신호 입력단자(3a,3b)와 VEE 전원라인간에 다이오드(D1∼D3)로 이루어진 전압입력으로부터 전류출력으로의 변환회로가 부가되어 있고, 또 이 도면에서 참조부호 Q11∼Q26은 NPN형 트랜지스터, Q31과 Q32는 PNP형 트랜지스터, D4∼D6은 다이오드, R1 및 R2는 저항, C는 용량이다.
이 FM 쿼드러춰 검파셀에 있어서는, 더블밸런스회로의 전류원측(도면중 하측)의 차동증폭기에는 FM 변조된 입력전류가 FM 신호 입력단자(3a,3b)를 매개하여 그대로 인가되고, 승산측(도면중 상측)의 차동증폭기에는 외부의 이상회로(移相回路; 도시하지 않음)에 의해 이상된 반송파신호가 반송파실호 입력단자(61)를 매개하여 인가된다. 그 결과로서, 출력단자(4a,4b)에는 복조된 음성신호를 포함하는 PWM 전류출력이얻어진다.
제 7 도는 전류흡입형 입력단자 및 전류토출형 출력단자를 갖춘 승산셀의 일례를 나타내고 있다. 이 승산셀은, 통상의 전압입력형 승산셀용 더블밸런스회로의 전류원측(도면중 하측)의 차동증폭기에 접속되어 있는 한쪽 계통의 입력단자(3a,3b)와 VEE 전원라인간에 다이오드(D1∼D3)로 이루어진 전압입력으로부터 전류출력으로의 변환회로가 부가되고, 마찬가지로 VCC 전원라인과 승산측(도면중 상측)의 차동증폭기의 입력노드간에 다이오드(D1'∼D3')로 이루어진 전압입력으로부터 전류출력으로의 변화회로가 부가되어 있으며, 또 이 도면에서 참조부호 Q11∼Q19는 NPN형 트랜지스터, Q31∼Q34는 PNP형 트랜지스터, D4∼D6은 다이오드, R은 저항, 3a'과 3b'는 다른쪽 계통의 입력단자이다.
이 승산셀에 있어서는, 2계통의 입력이 전류원측(도면중 하측)의 차동증폭기 및 승산측(도면중 상측)의 차동증폭기에 각각 대응하여 공급되고, 그 결과로서 출력단자(4a,4b)에는 2계통의 입력의 승산결과를 나타내는 전류출력이 얻어진다.
제 8 도는 전류흡입형 입력단자 및 전류토출형 출력단자를 갖춘 에머터결합 멀티바이브레이터셀의 일례를 나타내고 있다. 이 에미터결합 멀티바이브레이터셀에 있어서, 참조부호 Q11∼Q19는 NPN형 트랜지스터, Q31과 Q32는 PNP형 트랜지스터, D1∼D4는 다이오드, R1과 R2는 저항, CT는 용량,I0는 전류원이다.
이 에미터결합 멀티바이브레이터셀은 전류제어형 발진회로로, 그 입력은 주파수제어용 제어입력이고, 내장용량(CT)과 동작전류의 관계에 의해 발진주파수가 정해져 출력단자(4a,4b)에는 차동의 펄스전류출력이 얻어진다.
제 9 도는 전류흡입형 입력단자 및 전류토출형 출력단자를 갖춘 ECL(에미터결합논리) 분주셀의 일례를 나타내고 있다. 이 ECL 분주셀은, 통상의 전압 입력형 ECL 분주셀의 입력단자(3a,3b)와 VEE 전원라인간에 저항(R1, R2)과 다이오드(D1∼D3)로 이루어진 전압입력으로부터 전류출력으로의 변환회로가 부가되고있고, 또 이 도면에서 참조부호 Q11∼Q24는 NPN형 트랜지스터, Q31∼Q34는 PNP형 트랜지스터, D4는 다이오드, R3∼R11은 저항이다.
이 ECL 분주셀은, 입력단자에 인가된 특정 주파수의 신호를 1/2의 주파수로 분주하는 것으로, 출력단자(4a,4b, 4a',4b')에는 분주전류출력이 얻어진다.
그런네, 통상의 시스템은 입력단자에 고임피던스를 요구하고, 신호도 전압으로 공급되는 경우가 많다. 이와 같은 시스템의 전단부(前段部) 등과 같은 복수개의 아날로그회로셀을 조합시키는 경우의 초단에 사용되는 인터페이스용 셀의 일례로서, 고임피던스의 전압입력단자 및 고임피던스의 전류출력단자를 갖추고, 입력은 전압모드로 동작하고 출력은 전류모드로 동작하는 Gm 증폭형 셀을 제 10 도에 나타내고 있다.
이 Gm 증폭형 셀에 있어서, 참조부호 Q11∼Q13은 NPN형 트랜지스터, Q31∼Q34는 PNP형 트랜지스터, D1은 다이오드, R1∼R3은 저항,3a와 3b는 입력단자,4a와 4b는 출력단자이다. 또, 입력은 보통의 차동증폭기로 받고, 출력부는 제 2 도에 도시한 증폭셀과 같은 이득을 갖는 전류미러회로를 사용하고 있다.
또, 시스템의 후단부(後段部)등과 같이 복수개의 아날로그회로셀을 조합시키는 경우의 최종단에 사용되는 인터페이스용 셀의 일례로서, 저임피던스의 전류입력단자 및 고임피던스의 싱글엔드(single end) 전류출력단자를 갖추고, 입력 및 출력이 전류모드로 동작하는 싱글엔드 전류증폭형 셀을 제 11 도에 나타내고 있다. 이 싱글엔드 전류증폭셀은, 제 3 도에 나타낸 증폭셀의 출력부를 변형한 것으로, 참조부호 Q1∼Q4와 Q11은NPN형 트랜지스터, Q5∼Q8은 PNP형 트랜지스터, D1은 다이오드, R은 저항, 3a와 3b는 입력단자, 4는 싱글엔드 전압출력단자이며, 차동전류입력을 싱글엔드의 전류출력으로 변환하는 기능을 갗추고 있다. 싱글엔드 전류출력단자(4)와 VEE 전원단자(2) 또는 VCC 전원단자(1)간의 임의의 전압점에 부하저항을 접속함으로써 싱글엔드의 전압출력을 얻을 수 있다. 또, 부하저항을 셀내에 포함시키고, 에미터플로워를 부가하여 전압출력형 셀로 하는 것도 가능한다.
제 12 도는 상술한 각종 셀의 일부를 조합하여 구성한 시스템 또는 서브시스템의 일례로서, 복수개의 아날로그회로셀이 카스케이드 접속된 PLL(위상동기루프) 체배회로를 나타내고 있다. 전압입력신호는 Gm 증폭형 셀(12)을 매개하여 전류로 변환되어 다음단의 승산셀(13)의 한쪽 입력에 인가된다. 이 승산셀(13)의 다른쪽 입력은 후단(後段)의 ECL 분주셀(16)로부터 공급된다. 상기 승산셀(13)의 출력의 루프필터(14)를 경유하여 에미터결합 멀티바이브레이터셀(15)에 제어입력으로 공급된다. 더욱이, 상기 에미터결합 멀티바이브레이터셀(15)의 출력은 ECL 분주셀(16)에 공급되어 PLL이 완결되고, 상기 에미터결합 멀티바이브레이터셀(15)의 발진출력은 입력신호의 2배의 주파수로 위상동기하게 된다.
또, 복수개의 아날로그회로셀의 조합은 상기 카스케이드 접속에 한정되지 않고, 동일한 입력조건을 갖는 2개 이상의 셀의 병렬접속이 가능하며, 다른 입력조건을 갖는 2개 이상의 셀도 간단한 회로적인 고안에 의해 병렬접속이 가능하다.
또한, 상기 각 예는 전류흡입형 입력단자와 전류토출형 출력단자를 갖춘 셀에 대해 기술했지만, NPN형트랜지스터를 PNP형 트랜지스터로 치환함과 더불어 VCC 전원단자와 VEE 전원단자를 치환함으로써, 상기 각 예를 전류토출형 입력단자와 전류흡입형 출력단자를 갖춘 셀로 변경하는 것도 가능하다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것도 아니다.
[발명의 효과]
상술한 바와 같이 본 발명의 반도체집적회로에 의하면, 적어도 전류흡입형 입력단자 및 전류토출형 출력단자(또는, 전류토출형 입력단자 및 전류흡입형 출력단자)를 갖춘 전류모드기능 아날로그회로셀을 포함하는 복수개의 아날로그회로셀이 조합되어 구성되므로, 다음과 같은 효과가 얻어지게 된다.
① 회로셀의 전원전압을 자유롭게 설정할 수 있다. 이 경우, 최저전원전압은 회로의 구성에 의해 결정되고, 최고전원전압은 소자의 내압(耐歷)으로 결정된다.
② 아날로그회로셀간의 인터페이스가 간단하다. 접합부위의 전압을 생각할 필요없이 단지 접속하면 된다.
③ 셀의 범용성이 높으므로 최소한의 셀수로 여러종류의 시스템을 구축할 수 있다.
④ 차동의 전류모드로 신호를 전달하므로, 전원리플(ripple)이나 외래노이즈에 강하다.
즉, 본 발명에 의하면 아날로그회로셀의 조합에 의해 특정 시스템 또는 서브시스템을 형성하는 특정 사양의 커스텀직접회로를 실현하는 경우, 디지탈회로와 마찬가지로 아날로그회로셀간의 인터페이스를 생각할 필요가 없고, 전원전압이나 귀찮은 바이어스조건을 맞추어 주는 것이 거의 불필요하게 되어 범용성이 높은 각종의 기능을 갖춘 아날로그 회로셀을 사용하여 단기간에 간단한 설계수법으로 설계할 수 있으며, 특히 납기(納期)가 짧은 다품종의 집적회로/대규모집적회로를 실현하는데 적합하다.

Claims (6)

  1. 서로 다른 기능을 갖는 복수개의 아날로그회로셀(12,13,15,16)을 카스케이드 접속하여 이루어진 구성을 갖는 것에 있어서, 카스케이드 접속된 아날로그회로셀의 초단(初段)으로서 제 1신호를 수신하기 위한 입력인터페이스를 구성하는 제 1아날로그회로셀과, 카스케이드 접속된 아날로그회로셀의 최종단(最終段)으로서 제 2신호를 출력하기 위한 출력인터페이스를 구성하는 제 2아날로그회로셀 및, 상기 제 1 및 제 2아날로그회로셀간에 접속되어 전류흡입형 입력단자와 전류토출형 출력단자를 갖추고서 상기 카스케이드 접속된 아날로그회로셀의 각각의 입출력단자간의 임피던스매칭을 촉진하고, 전류모드로 동작하여 다른 입력신호처리를 행하는 제 3아날로그회로셀을 구비하고, 상기 카스케이드 접속된 아날로그회로셀의 상기 초단으로서의 상기 제 1아날로그회로셀은 상기 전류흡입형 입력단자에서 상기 제 3아날로그회로셀과 접속하고, 상기 카스케이드 접속된 아날로그회로셀의 상기 최종단으로서의 상기 제 2아날로그회로셀은 상기 전류토출형 출력단자에서 상기 제 3아날로그회로셀과 접속하고 있는 것을 특징으로 하는 반도체집적회로.
  2. 제 1 항에 있어서, 상기 복수의 아날로그회로셀(12,13,15,16)중 초단의 아날로그회로셀은 고임피던스의 전압입력단자 및 고임피던스의 전류출력단자를 갖춘 Gm 증폭형 아날로그회로셀(12)인 것을 특징으로 하는 반도체 집적회로.
  3. 제 1 항에 있어서, 상기 복수의 아날로그회로셀(12,13,15,16)중 제 2아날로그회로셀은 저임피던스의 전류입력단자 및 싱글엔드 출력단자(4)을 갖춘 싱글엔드형 아날로그회로셀인 것을 특징으로 하는 반도체집적회로.
  4. 서로 다른 기능을 갖는 복수개의 아날로그회로셀을 카스케이드 접속하여 이루어진 구성을 갖는 것에 있어서, 카스케이드 접속된 아날로그회로셀의 초단(初段)으로서 제 1신호를 수신하기 위한 입력인터페이스를 구성하는 제 1아날로그회로셀과, 카스케이드 접속된 아날로그회로셀의 최종단(最終段)으로서 제 2신호를 출력하기 위한 출력인터페이스를 구성하는 제 2아날로그회로셀 및, 상기 제 1 및 제 2아날로그회로셀간에 접속되어 전류흡입형 입력단자와 전류토출형 출력단자를 갖추고서 상기 카스케이드 접속된 아날로그회로셀의 각각의 입출력단자간의 임피던스매칭을 촉진하고, 전류모드로 동작하여 다른 입력신호처리를 행하는 제 3아날로그회로셀을 구비하고, 상기 카스케이드 접속된 아날로그회로셀의 상기 초단으로서의 상기 제1아날로그회로셀은 상기 전류흡입형 입력단자에서 상기 제 3아날로그회로셀과 접속하고, 상기 카스케이드 접속된 아날로그회로셀의 상기 최종단으로서의 상기 제 2아날로그회로셀은 상기 전류토출형 출력단자에서 상기 제 3아날로그회로셀과 접속하고 있는 것을 특징으로 하는 반도체집적회로.
  5. 제 4 항에 있어서, 상기 복수의 아날로그회로셀중 초단의 아날로그회로셀은 고임피던스의 전압입력단자 및 고임피던스의 전류출력단자를 갖춘 Gm 증폭형 아날로그회로셀(12)인 것을 특징으로 하는 반도체집적회로.
  6. 제 4 항에 있어서, 상기 복수의 아날로그회로셀중 제 2아날로그회로셀은 저임피던스의 전류입력단자 및 싱글엔드 출력단자(4)을 갖춘 싱글엔드형 아날로그회로셀인 것을 특징으로 하는 반도체집적회로.
KR1019910012321A 1990-07-19 1991-07-19 반도체집적회로 KR950012660B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP02-189531 1990-07-19
JP2189531A JP2610361B2 (ja) 1990-07-19 1990-07-19 半導体集積回路

Publications (2)

Publication Number Publication Date
KR920003507A KR920003507A (ko) 1992-02-29
KR950012660B1 true KR950012660B1 (ko) 1995-10-19

Family

ID=16242857

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910012321A KR950012660B1 (ko) 1990-07-19 1991-07-19 반도체집적회로

Country Status (3)

Country Link
US (1) US5198781A (ko)
JP (1) JP2610361B2 (ko)
KR (1) KR950012660B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2712127B1 (fr) * 1993-11-02 1995-12-01 Alcatel Radiotelephone Elément d'amplification à structure différentielle en mode de courant.
US5684419A (en) * 1994-12-01 1997-11-04 Analog Devices, Inc. n-bit analog-to-digital converter with n-1 magnitude amplifiers and n comparators
US5550492A (en) * 1994-12-01 1996-08-27 Analog Devices, Inc. Analog to digital converter using complementary differential emitter pairs
US5554943A (en) * 1994-12-01 1996-09-10 Analog Devices, Inc. Analog to digital converter having a magnitude amplifier with an improved differential input amplifier
FR2730363A1 (fr) * 1995-02-08 1996-08-09 Philips Electronics Nv Amplificateur a gain eleve en hautes frequences et oscillateur a circuit resonant muni d'un tel amplificateur
US20040198287A1 (en) * 2002-10-08 2004-10-07 Kramer Bradley A. Simultaneous Gm-C filter and variable gain amplifier circuit
DE10313332A1 (de) * 2003-03-25 2004-10-21 Infineon Technologies Ag Frequenzteiler-Anordnung mit Stromsignaleinpeisung
US7183851B2 (en) * 2004-06-30 2007-02-27 Intel Corporation Differential dual port current conveyor circuit
US20080182519A1 (en) * 2007-01-30 2008-07-31 Hesam Amir Aslanzadeh Method and System for Robust Single Sideband LO Generation
JP4845868B2 (ja) 2007-12-25 2011-12-28 富士通株式会社 差動カレントミラー回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3509364A (en) * 1969-03-27 1970-04-28 Ibm Video amplifier particularly adapted for integrated circuit fabrication
NL6915478A (ko) * 1969-10-13 1971-04-15
US3931583A (en) * 1972-05-30 1976-01-06 Tektronix, Inc. Wideband differential amplifier
JPS5325230A (en) * 1976-08-06 1978-03-08 Honda Motor Co Ltd Method of casting
JPS5828006B2 (ja) * 1977-07-27 1983-06-13 川崎製鉄株式会社 熱間仕上げ圧延における圧延材の板クラウンの制御方法
JPS5961206A (ja) * 1982-09-29 1984-04-07 Toshiba Corp 差動増幅装置
US4641108A (en) * 1985-10-16 1987-02-03 Raytheon Company Configurable analog integrated circuit
JPH01223807A (ja) * 1988-03-02 1989-09-06 Matsushita Electric Ind Co Ltd 出力回路
JPH0250607A (ja) * 1988-08-12 1990-02-20 Sanyo Electric Co Ltd 利得制御増幅回路
JP2846034B2 (ja) * 1989-02-17 1999-01-13 株式会社日立製作所 高周波増幅回路

Also Published As

Publication number Publication date
JPH0476941A (ja) 1992-03-11
US5198781A (en) 1993-03-30
KR920003507A (ko) 1992-02-29
JP2610361B2 (ja) 1997-05-14

Similar Documents

Publication Publication Date Title
US5825231A (en) Transformer circuit, double-balanced mixer
KR950012660B1 (ko) 반도체집적회로
EP0565299A1 (en) Double-balanced active mixer with single-ended-to-differential voltage-current conversion circuits
US4468628A (en) Differential amplifier with high common-mode rejection
US4454479A (en) Operational amplifier with improved output capability
US4513209A (en) Level detector
US5875392A (en) Frequency mixer circuit receiving an unbalanced signal and outputting an output voltage having a minimized offset voltage
CA1067588A (en) Circuit arrangement for the demodulation of an amplitude-modulated signal
CA1138052A (en) Transistor amplifier
GB2120486A (en) High input impedance circuits
US5225791A (en) Non-saturating complementary type unity gain amplifier
US5023568A (en) Combined current differencing and operational amplifier circuit
US4808856A (en) Low voltage phase comparator
US5598128A (en) Operational amplifier with high common mode rejection
US4524330A (en) Bipolar circuit for amplifying differential signal
US4496911A (en) Integrated amplifier circuit
US5886577A (en) Apparatus for efficient current amplification
JPS6057612B2 (ja) 乗算回路
JP3548127B2 (ja) 低供給電圧アナログ乗算器
US3470486A (en) Differential amplifier single ending circuit
JP2844796B2 (ja) 増幅回路
JP3221452B2 (ja) 電圧／電流変換回路
EP0255826B1 (en) Balanced differential load
JP2914819B2 (ja) Ｆｍチューニングｌｅｄ点灯制御回路
JPH0258911A (ja) 電力増幅回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030930

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee