JP4845868B2 - 差動カレントミラー回路 - Google Patents

Description

この発明は、電流を任意の倍率で複製する差動カレントミラー回路に関する。

従来、アナログ回路の基本的な回路ブロックの一つにカレントミラー回路がある。差動電流を扱うカレントミラー回路に関する技術として、電流吸い込み型入力端子と、この電流吸い込み型入力端子に接続され、第１極性のバイポーラトランジスタの負帰還による低インピーダンスを利用した入力部と、電流吐き出し型出力端子と、この電流吐き出し型出力端子に接続され、第２極性のバイポーラトランジスタにおけるコレクタの高インピーダンスを利用した出力部と、前記入力部から吸い込んだ電流に応じた所定の処理を行い、前記出力部から電流を吐き出す処理部とを備え、異なるアナログ回路セルの電流吐き出し型出力端子と電流吸い込み型入力端子との間で差動電流により信号の受け渡しを行うアナログ回路セルが公知である（例えば、下記特許文献１参照。）。

特許第２６１０３６１号明細書

しかしながら、前記特許文献１に開示された回路では、同相電流を除去することができない。従って、電源変動などで生じる同相電流やトランジスタのミスマッチなどによるバイアス電流の誤差がそのまま増幅されてしまうため、信号処理の精度が劣化するという問題点がある。

精度良く信号処理を行うことができる差動カレントミラー回路を提供することを目的とする。

この差動カレントミラー回路は、第１分流手段により、第１電流入力端子に流れる電流を第１電流経路と第２電流経路に分けて流すとともに、第２分流手段により、第２電流入力端子に流れる電流を第３電流経路と第４電流経路に分けて流す。そして、第１電流源により、第２電流経路に流れる電流と第４電流経路に流れる電流を合成した電流に基づいて第１電流経路から同相成分の電流を引き、第１電流経路を流れる残りの電流を第１電流出力端子側へ流す。また、第２電流源により、第２電流経路に流れる電流と第４電流経路に流れる電流を合成した電流に基づいて第３電流経路から同相成分の電流を引き、第３電流経路を流れる残りの電流を第２電流出力端子側へ流すこととする。

従って、第１電流出力端子には、第１電流経路を流れる電流のうち、同相成分を含まない電流が流れる。また、第２電流出力端子には、第３電流経路を流れる電流のうち、同相成分を含まない電流が流れる。

この差動カレントミラー回路によれば、電流出力端子から同相成分を含まない電流、すなわち差動成分の電流が出力されるので、精度良く信号処理を行うことができるという効果を奏する。

以下に添付図面を参照して、この差動カレントミラー回路の好適な実施の形態を詳細に説明する。なお、実施の形態１〜４の説明において、同様の構成には同一の符号を付して説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる差動カレントミラー回路の構成を示す回路図である。図１に示すように、差動カレントミラー回路は、第１電流入力端子１、第２電流入力端子２、第１電流出力端子３、第２電流出力端子４、第１分流手段５、第２分流手段６、第１電流源７、第２電流源８、第３電流源９、第４電流源１０、第１バイアス電流源１１および第２バイアス電流源１２を備えている。

第１電流入力端子１および第２電流入力端子２には、それぞれ、同相成分に差動成分が重畳された電流が流れ込む。第１分流手段５は、第１電流入力端子１に流れ込んだ電流を第１電流経路２１と第２電流経路２２に分けて流す。０＜ｍ＜１とすると、第１電流経路２１と第２電流経路２２の分流比は［１−ｍ］：ｍである。第２分流手段６は、第２電流入力端子２に流れ込んだ電流を第３電流経路２３と第４電流経路２４に分けて流す。第３電流経路２３と第４電流経路２４の分流比は［１−ｍ］：ｍである。

第２電流経路２２および第４電流経路２４は第５電流経路２５に接続されており、第２電流経路２２を流れる電流と第４電流経路２４を流れる電流が合成されて第５電流経路２５に流れる。第５電流経路２５には、第１電流源７および第２電流源８とともにカレントミラー（第３カレントミラーとする）１３を構成する第１電流入力パス１４が接続されている。

第１電流源７は第３カレントミラー１３の一方の電流出力パスとして第１電流経路２１に接続されている。第２電流源８は第３カレントミラー１３のもう一方の電流出力パスとして第３電流経路２３に接続されている。第１電流源７および第２電流源８は、第１電流入力パス１４を流れる電流の［（１−ｍ）／２ｍ］倍の電流を流す。

第１電流経路２１と第１電流源７の間のノードには、第６電流経路２６が接続されており、第１電流経路２１を流れる電流から第１電流源７が流す電流を引いた電流が流れる。第６電流経路２６には、第３電流源９とともに第１カレントミラー１５を構成する第２電流入力パス１６が接続されている。第２電流入力パス１６には、第１バイアス電流源１１が接続されている。従って、第２電流入力パス１６には、第１電流経路２１を流れる電流から第１電流源７が流す電流を引いた電流と、第１バイアス電流源１１が流すバイアス電流が合成されて流れる。

第３電流源９は第１カレントミラー１５の電流出力パスとして第１電流出力端子３に接続されている。ｋを自然数とすると、第３電流源９は、第２電流入力パス１６を流れる電流の［ｋ／（１−ｍ）］倍の電流を流す。従って、第１電流出力端子３には、第２電流入力パス１６を流れる電流の［ｋ／（１−ｍ）］倍の電流が流れる。

第３電流経路２３と第２電流源８の間のノードには、第７電流経路２７が接続されており、第３電流経路２３を流れる電流から第２電流源８が流す電流を引いた電流が流れる。第７電流経路２７には、第４電流源１０とともに第２カレントミラー１７を構成する第３電流入力パス１８が接続されている。第３電流入力パス１８には、第２バイアス電流源１２が接続されている。従って、第３電流入力パス１８には、第３電流経路２３を流れる電流から第２電流源８が流す電流を引いた電流と、第２バイアス電流源１２が流すバイアス電流が合成されて流れる。

第４電流源１０は第２カレントミラー１７の電流出力パスとして第２電流出力端子４に接続されている。第４電流源１０は、第３電流入力パス１８を流れる電流の［ｋ／（１−ｍ）］倍の電流を流す。従って、第２電流出力端子４には、第３電流入力パス１８を流れる電流の［ｋ／（１−ｍ）］倍の電流が流れる。

図２は、図１に示す差動カレントミラー回路をＣＭＯＳアナログ回路で構成した例を示す回路図である。図２に示すように、第１分流手段５および第２分流手段６はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）で構成されており、第１カレントミラー１５、第２カレントミラー１７および第３カレントミラー１３はＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）で構成されている。

第１ＰＭＯＳトランジスタ３１および第２ＰＭＯＳトランジスタ３２は第１分流手段５を構成する。第１ＰＭＯＳトランジスタ３１のソース端子および第２ＰＭＯＳトランジスタ３２のソース端子は第１電流入力端子１に接続されている。第１ＰＭＯＳトランジスタ３１のゲート端子および第２ＰＭＯＳトランジスタ３２のゲート端子はバイアス端子３５に接続されている。バイアス端子には、バイアス電圧が印加される。

第１ＰＭＯＳトランジスタ３１のドレイン端子は、第１電流入力パス１４を構成する第１ＮＭＯＳトランジスタ３６のドレイン端子に接続されている。第１ＮＭＯＳトランジスタ３６のゲート端子は自身のドレイン端子に接続されている。第１ＮＭＯＳトランジスタ３６のソース端子は接地されている。

第２ＰＭＯＳトランジスタ３２のドレイン端子は、第１電流源７を構成する第２ＮＭＯＳトランジスタ３７のドレイン端子に接続されている。第２ＮＭＯＳトランジスタ３７のゲート端子は第１ＮＭＯＳトランジスタ３６のゲート端子に接続されている。第２ＮＭＯＳトランジスタ３７のソース端子は接地されている。第１ＮＭＯＳトランジスタ３６および第２ＮＭＯＳトランジスタ３７は第３カレントミラー１３を構成する。

第２電流入力パス１６を構成する第３ＮＭＯＳトランジスタ３９のドレイン端子は、第２ＰＭＯＳトランジスタ３２のドレイン端子および第１バイアス電流源１１に接続されている。第３ＮＭＯＳトランジスタ３９のゲート端子は自身のドレイン端子に接続されている。第３ＮＭＯＳトランジスタ３９のソース端子は接地されている。

第３電流源９を構成する第４ＮＭＯＳトランジスタ４０のドレイン端子は第１電流出力端子３に接続されている。第４ＮＭＯＳトランジスタ４０のゲート端子は第３ＮＭＯＳトランジスタ３９のゲート端子に接続されている。第４ＮＭＯＳトランジスタ４０のソース端子は接地されている。第３ＮＭＯＳトランジスタ３９および第４ＮＭＯＳトランジスタ４０は第１カレントミラー１５を構成する。

第３ＰＭＯＳトランジスタ３３および第４ＰＭＯＳトランジスタ３４は第２分流手段６を構成する。第３ＰＭＯＳトランジスタ３３のソース端子および第４ＰＭＯＳトランジスタ３４のソース端子は第２電流入力端子２に接続されている。第３ＰＭＯＳトランジスタ３３のゲート端子および第４ＰＭＯＳトランジスタ３４のゲート端子は前記バイアス端子３５に接続されている。

第３ＰＭＯＳトランジスタ３３のドレイン端子は前記第１ＮＭＯＳトランジスタ３６のドレイン端子に接続されている。第４ＰＭＯＳトランジスタ３４のドレイン端子は、第２電流源８を構成する第５ＮＭＯＳトランジスタ３８のドレイン端子に接続されている。第５ＮＭＯＳトランジスタ３８のゲート端子は第１ＮＭＯＳトランジスタ３６のゲート端子に接続されている。第５ＮＭＯＳトランジスタ３８のソース端子は接地されている。第５ＮＭＯＳトランジスタ３８は第３カレントミラー１３を構成する。

第３電流入力パス１８を構成する第６ＮＭＯＳトランジスタ４１のドレイン端子は、第４ＰＭＯＳトランジスタ３４のドレイン端子および第２バイアス電流源１２に接続されている。第６ＮＭＯＳトランジスタ４１のゲート端子は自身のドレイン端子に接続されている。第６ＮＭＯＳトランジスタ４１のソース端子は接地されている。

第４電流源１０を構成する第７ＮＭＯＳトランジスタ４２のドレイン端子は第２電流出力端子４に接続されている。第７ＮＭＯＳトランジスタ４２のゲート端子は第６ＮＭＯＳトランジスタ４１のゲート端子に接続されている。第７ＮＭＯＳトランジスタ４２のソース端子は接地されている。第６ＮＭＯＳトランジスタ４１および第７ＮＭＯＳトランジスタ４２は第２カレントミラー１７を構成する。

ここで、例えば、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第３ＰＭＯＳトランジスタ３３および第４ＰＭＯＳトランジスタ３４において、ゲート長は同じである。第２ＰＭＯＳトランジスタ３２のゲート幅と第１ＰＭＯＳトランジスタ３１のゲート幅の比は［１−ｍ］：ｍである。第４ＰＭＯＳトランジスタ３４のゲート幅と第３ＰＭＯＳトランジスタ３３のゲート幅の比は［１−ｍ］：ｍである。

また、例えば、第１ＮＭＯＳトランジスタ３６、第２ＮＭＯＳトランジスタ３７、第３ＮＭＯＳトランジスタ３９、第４ＮＭＯＳトランジスタ４０、第５ＮＭＯＳトランジスタ３８、第６ＮＭＯＳトランジスタ４１および第７ＮＭＯＳトランジスタ４２において、ゲート長は同じである。第１ＮＭＯＳトランジスタ３６のゲート幅と第２ＮＭＯＳトランジスタ３７のゲート幅と第５ＮＭＯＳトランジスタ３８のゲート幅の比は２ｍ：［１−ｍ］：［１−ｍ］である。第３ＮＭＯＳトランジスタ３９のゲート幅と第４ＮＭＯＳトランジスタ４０のゲート幅の比は［１−ｍ］：ｋである。第６ＮＭＯＳトランジスタ４１のゲート幅と第７ＮＭＯＳトランジスタ４２のゲート幅の比は［１−ｍ］：ｋである。

図１に示す差動カレントミラー回路は次のように動作する。図１に示すように、第１電流入力端子１の入力電流をＩ_in1とし、第２電流入力端子２の入力電流をＩ_in2とする。これらＩ_in1およびＩ_in2を差動電流信号とし、その差動成分をＩ_difとし、同相成分をＩ_comとすると、Ｉ_in1およびＩ_in2は、それぞれ、次の（１）式および（２）式で表される。
Ｉ_in1＝Ｉ_com＋Ｉ_dif／２ ・・・（１）
Ｉ_in2＝Ｉ_com−Ｉ_dif／２ ・・・（２）

第１分流手段５による第１電流経路２１と第２電流経路２２の分流比は［１−ｍ］：ｍであるから、第１電流経路２１に流れる電流Ｉ_div1aおよび第２電流経路２２に流れる電流Ｉ_div1bは、前記（１）式より、それぞれ、次の（３）式および（４）式で表される。
Ｉ_div1a＝（１−ｍ）（Ｉ_com＋Ｉ_dif／２） ・・・（３）
Ｉ_div1b＝ｍ（Ｉ_com＋Ｉ_dif／２） ・・・（４）

また、第２分流手段６による第３電流経路２３と第４電流経路２４の分流比は［１−ｍ］：ｍであるから、第３電流経路２３に流れる電流Ｉ_div2aおよび第４電流経路２４に流れる電流Ｉ_div2bは、前記（２）式より、それぞれ、次の（５）式および（６）式で表される。
Ｉ_div2a＝（１−ｍ）（Ｉ_com−Ｉ_dif／２） ・・・（５）
Ｉ_div2b＝ｍ（Ｉ_com−Ｉ_dif／２） ・・・（６）

第５電流経路２５には、Ｉ_div1bとＩ_div2bの合成電流が流れるので、第３カレントミラー１３の第１電流入力パス１４に流れる電流Ｉ_m3iは、前記（４）式および前記（６）式より、次の（７）式で表される。
Ｉ_m3i＝Ｉ_div1b＋Ｉ_div2b＝２ｍ・Ｉ_com ・・・（７）

第３カレントミラー１３の増幅比は［（１−ｍ）／２ｍ］であるから、第１電流源７および第２電流源８は、第１電流入力パス１４に流れるＩ_m3iの［（１−ｍ）／２ｍ］倍の電流を流す。その値をＩ_m3oとすると、前記（７）式より、Ｉ_m3oは次の（８）式で表される。
Ｉ_m3o＝｛（１−ｍ）／（２ｍ）｝Ｉ_m3i＝（１−ｍ）Ｉ_com ・・・（８）

従って、第１分流手段５から第１電流経路２１へ流れる電流Ｉ_div1aのうち、Ｉ_m3oの電流が第１電流源７により引かれる。それによって、第６電流経路２６には、次の（９）式で表される電流が流れる。そして、第６電流経路２６を流れる電流と、第１バイアス電流源１１が流すバイアス電流Ｉ_biasが第１カレントミラー１５の第２電流入力パス１６に流れるので、第２電流入力パス１６に流れる電流Ｉ_m1iは、（９）式、前記（３）式および前記（８）式より、次の（１０）式で表される。
Ｉ_div1a−Ｉ_m3o ・・・（９）
Ｉ_m1i＝Ｉ_div1a−Ｉ_m3o＋Ｉ_bias＝（１−ｍ）Ｉ_dif／２＋Ｉ_bias ・・・（１０）

同様に、第７電流経路２７には、次の（１１）式で表される電流が流れる。そして、第２カレントミラー１７の第３電流入力パス１８に流れる電流Ｉ_m2iは、（１１）式、前記（５）式および前記（８）式より、次の（１２）式で表される。
Ｉ_div2a−Ｉ_m3o ・・・（１１）
Ｉ_m2i＝Ｉ_div2a−Ｉ_m3o＋Ｉ_bias＝−（１−ｍ）Ｉ_dif／２＋Ｉ_bias ・・・（１２）

前記（１０）式および（１２）式から明らかなように、第１カレントミラー１５および第２カレントミラー１７の各電流入力パス１６，１８に流れる電流Ｉ_m1iおよびＩ_m2iには、第１電流入力端子１および第２電流入力端子２に入力した電流の同相成分Ｉ_comが含まれていない。つまり、この時点で、第１電流入力端子１および第２電流入力端子２に入力した電流の同相成分が除去されたことになる。

第１カレントミラー１５および第２カレントミラー１７の増幅比は［ｋ／（１−ｍ）］であるから、第１電流出力端子３には、第２電流入力パス１６に流れるＩ_m1iの［ｋ／（１−ｍ）］倍の電流が流れる。その値をＩ_out1とすると、前記（１０）式より、Ｉ_out1は次の（１３）式で表される。同様に、第２電流出力端子４には、次の（１４）式で表される電流Ｉ_out2が流れる。
Ｉ_out1＝｛ｋ／（１−ｍ）｝Ｉ_m1i＝ｋ・Ｉ_dif／２＋｛ｋ／（１−ｍ）｝Ｉ_bias ・・・（１３）
Ｉ_out2＝（ｋ／（１−ｍ））Ｉ_m2i＝−ｋ・Ｉ_dif／２＋（ｋ／（１−ｍ））Ｉ_bias ・・・（１４）

従って、（１３）式および（１４）式より、出力電流の差動成分は次の（１５）式で表される。つまり、図１に示す差動カレントミラー回路は、入力電流の差動成分Ｉ_difをｋ倍に変換して出力する。
Ｉ_out1−Ｉ_out2＝ｋ・Ｉ_dif ・・・（１５）

このように、図１に示す差動カレントミラー回路は、同相成分が打ち消されて差動成分のみとなった電流に任意のバイアス電流Ｉ_biasを加え、分流手段５，６による分流で目減りした分を考慮した倍率のカレントミラー１５，１７で増幅した電流信号として、電流出力端子３，４に出力する。その際、例えば、第１分流手段５および第２分流手段６における分流比のｍの値を小さくするとよい。そうすれば、カレントミラー１３，１５，１７の負荷をあまり増やさずに同相信号を検出し、同相信号を除去しながら高速な差動信号処理を行うことができる。特に限定しないが、例えばｍの値は１／４程度が適当である。

図３および図４は、それぞれ、図２に示す差動カレントミラー回路（実施例とする）の周波数とゲインの関係を示す特性図である。図３は同相信号に対する特性を示し、図４は差動信号に対する特性を示す。これらの図において、実施例の特性を実線で示す。比較のため、図２において第３および第４のＮＭＯＳトランジスタ３９，４０と第６および第７のＮＭＯＳトランジスタ４１，４２のみからなり、第３ＮＭＯＳトランジスタ３９および第６ＮＭＯＳトランジスタ４１の各ドレイン端子を電流入力端子とする擬似差動回路（比較例とする）の特性を破線で示す。

これらの図に示すように、実施例は同相信号を低減させることができる。差動信号については、実施例は、比較例と同程度の高速動作をすることができる。従って、実施の形態１によれば、高速かつ低電圧動作が可能であるという電流信号処理の利点を損なうことなく、精度良く信号処理を行うことができるという効果を奏する。このような効果を有する差動カレントミラー回路は、光通信や無線通信における高周波回路を含むアナログ回路全般に用いることができる。

（実施の形態２）
図５は、実施の形態２にかかる差動カレントミラー回路の構成を示す回路図である。図５に示すように、実施の形態２は、実施の形態１において、第１カレントミラー１５の第２電流入力パス１６および第２カレントミラー１７の第３電流入力パス１８にバイアス電流源（図１の第１バイアス電流源１１および第２バイアス電流源１２）が接続されていない構成としたものである。このような構成でも、実施の形態１と同様の効果を奏する。

（実施の形態３）
図６は、実施の形態３にかかる差動カレントミラー回路の構成を示す回路図である。図６に示すように、実施の形態３は、第１カレントミラー１５、第２カレントミラー１７および第３カレントミラー１３が電源を基準とする構成としたものである。図６に示す差動カレントミラー回路をＣＭＯＳアナログ回路で構成した場合の回路図を図７に示す。図７に示すように、第１分流手段５および第２分流手段６はＮＭＯＳトランジスタで構成されており、第１カレントミラー１５、第２カレントミラー１７および第３カレントミラー１３はＰＭＯＳトランジスタで構成されている。このような構成でも、実施の形態１と同様の効果を奏する。

（実施の形態４）
図８は、実施の形態４にかかる差動カレントミラー回路の構成を示す回路図である。図８に示すように、実施の形態４は、実施の形態３において、第１カレントミラー１５の第２電流入力パス１６および第２カレントミラー１７の第３電流入力パス１８にバイアス電流源（図６の第１バイアス電流源１１および第２バイアス電流源１２）が接続されていない構成としたものである。このような構成でも、実施の形態１と同様の効果を奏する。

実施の形態１にかかる差動カレントミラー回路の構成を示す回路図である。 実施の形態１にかかる差動カレントミラー回路をＣＭＯＳアナログ回路で構成した例を示す回路図である。 実施の形態１にかかる差動カレントミラー回路の同相信号に対する周波数とゲインの関係を示す特性図である。 実施の形態１にかかる差動カレントミラー回路の差動信号に対する周波数とゲインの関係を示す特性図である。 実施の形態２にかかる差動カレントミラー回路の構成を示す回路図である。 実施の形態３にかかる差動カレントミラー回路の構成を示す回路図である。 実施の形態３にかかる差動カレントミラー回路をＣＭＯＳアナログ回路で構成した例を示す回路図である。 実施の形態４にかかる差動カレントミラー回路の構成を示す回路図である。

符号の説明

１ 第１電流入力端子
２ 第２電流入力端子
３ 第１電流出力端子
４ 第２電流出力端子
５ 第１分流手段
６ 第２分流手段
７ 第１電流源
８ 第２電流源
９ 第３電流源
１０ 第４電流源
１１ 第１バイアス電流源
１２ 第２バイアス電流源
２１ 第１電流経路
２２ 第２電流経路
２３ 第３電流経路
２４ 第４電流経路
２５ 第５電流経路
２６ 第６電流経路
２７ 第７電流経路

Claims (7)

1. 同相成分に差動成分が重畳された電流が流れる第１電流入力端子と、
   同相成分に差動成分が重畳された電流が流れる第２電流入力端子と、
   前記第１電流入力端子に流れる電流の電流経路を第１電流経路および第２電流経路に分ける第１分流手段と、
   前記第２電流入力端子に流れる電流の電流経路を第３電流経路および第４電流経路に分ける第２分流手段と、
   前記第２電流経路および前記第４電流経路に接続された第５電流経路と、
   前記第５電流経路に流れる電流に基づいて前記第１電流経路に同相成分の電流を流す第１電流源と、
   前記第１電流経路に流れる電流のうち、前記第１電流源が流す分を除く電流が流れる第６電流経路と、
   前記第６電流経路に流れる電流に基づいて電流が流れる第１電流出力端子と、
   前記第５電流経路に流れる電流に基づいて前記第３電流経路に同相成分の電流を流す第２電流源と、
   前記第３電流経路に流れる電流のうち、前記第２電流源が流す分を除く電流が流れる第７電流経路と、
   前記第７電流経路に流れる電流に基づいて電流が流れる第２電流出力端子と、
   を備えることを特徴とする差動カレントミラー回路。
2. 前記第１電流源は、前記第５電流経路に流れる電流を、前記第１電流経路に流れる同相成分の電流に複製するカレントミラーを構成することを特徴とする請求項１に記載の差動カレントミラー回路。
3. 前記第２電流源は、前記第５電流経路に流れる電流を、前記第３電流経路に流れる同相成分の電流に複製するカレントミラーを構成することを特徴とする請求項１または２に記載の差動カレントミラー回路。
4. ｍを０よりも大きく、かつ１よりも小さい値とすると、
   前記第１電流経路に流れる電流量と前記第２電流経路に流れる電流量の比は［１−ｍ］：ｍであり、
   前記第３電流経路に流れる電流量と前記第４電流経路に流れる電流量の比は［１−ｍ］：ｍであり、
   前記第１電流源は前記第１電流経路に、前記第５電流経路に流れる電流量の［（１−ｍ）／２ｍ］倍の電流を流し、
   前記第２電流源は前記第３電流経路に、前記第５電流経路に流れる電流量の［（１−ｍ）／２ｍ］倍の電流を流すことを特徴とする請求項２または３に記載の差動カレントミラー回路。
5. 前記第６電流経路に流れる電流をカレントミラーにより複製した電流を前記第１電流出力端子に流す第３電流源と、
   前記第７電流経路に流れる電流をカレントミラーにより複製した電流を前記第２電流出力端子に流す第４電流源と、
   をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載の差動カレントミラー回路。
6. 前記第６電流経路にバイアス電流を流す第１バイアス電流源と、
   前記第７電流経路にバイアス電流を流す第２バイアス電流源と、
   をさらに備えることを特徴とする請求項１〜５のいずれか一つに記載の差動カレントミラー回路。
7. ＣＭＯＳアナログ回路で構成されていることを特徴とする請求項１〜６のいずれか一つに記載の差動カレントミラー回路。

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