JPH0475724A - 半導体装置用リードフレームの製造方法およびそれを用いた半導体装置 - Google Patents

半導体装置用リードフレームの製造方法およびそれを用いた半導体装置

Info

Publication number
JPH0475724A
JPH0475724A JP18635490A JP18635490A JPH0475724A JP H0475724 A JPH0475724 A JP H0475724A JP 18635490 A JP18635490 A JP 18635490A JP 18635490 A JP18635490 A JP 18635490A JP H0475724 A JPH0475724 A JP H0475724A
Authority
JP
Japan
Prior art keywords
mold
lead
inner lead
forming
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18635490A
Other languages
English (en)
Inventor
Hisashi Sawaki
佐脇 久
Hideo Sakamoto
英夫 坂本
Noboru Ikoma
昇 生駒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NICHIDEN SEIMITSU KOGYO KK
NEC Corp
Original Assignee
NICHIDEN SEIMITSU KOGYO KK
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NICHIDEN SEIMITSU KOGYO KK, NEC Corp filed Critical NICHIDEN SEIMITSU KOGYO KK
Priority to JP18635490A priority Critical patent/JPH0475724A/ja
Publication of JPH0475724A publication Critical patent/JPH0475724A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Landscapes

  • Punching Or Piercing (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置用リードフレーム(以下、単にリ
ードフレームと称す)の製造方法および半導体装置に関
し、特にアイランドサイズの異なる数種のリードフレー
ムをプレス加工用金型を用いて製造する方法、および、
そのリードフレームを用いて製造する半導体装置に関す
る。
〔従来の技術〕
従来、リードフレームの製造は金属条または金属板を用
いてプレス加工または工、ツチンク加工による方法が広
く利用されている。プレス加工による方法は、細かい寸
法精度を要求されるプレス加工用の金型のコストは非常
に高いが、プレス機により連続的に多量生産てきる事、
更に、多量生産すれば個々のり−Fフレームに付加され
る金型コストが小さく出来る事より、多量生産品種向け
として広く利用されている。また、エッチンク加工によ
る方法は、初期投資は殆ど不要だが、金属板−枚一枚に
フォトリソグラフィー技術を用いて加工するため、量産
性に乏しく個々のリードフレームのコストが高くなり試
作品および初期量産品を中心に利用されている。
このプレス加工法によるリードフレームの製造は、アウ
ターリードを形成する金型、インナーリードを形成する
金型及びキャビティーを抜く金型を配した金型をプレス
機にセットして、コイル状に巻かれた金属条をプレス加
工しく打ち抜い)で行う。また、プレス加工法によるリ
ードフレームの製造工程は、大別すると第7図の製造フ
ローチャートのごとく、少なくともアウターリード(1
′)を形成するアウターリード抜き(1)工程、インナ
ーリー)”(2’)を形成するインナーリード抜き(2
)工程、及びアイランド(3′)を形成するキャビティ
ー抜き(3)工程の三工程で製造される。さらに個々の
インナーリードおよびアウターリードは、1パン千当り
数カ所ずつ抜く金型を用い、数工程に分けて形成される
このプレス加工用の金型は前述のごとく製作費用が高い
ため、多量生産品種では各リードフレーム専用の金型を
製作しても個々のリードフレーム単価への金型コストの
付加分は小さくなり安価となるが、少量生産品種では金
型コストの付加分が大きくなる結果、エツチングリード
フレームより単価が高くなりプレス加工用の金型は、経
済的に引き合わない。
そこで、プレス加工用の金型の内、特定の工程の金型を
共用しそれ以外を交換することによって、アイランドサ
イズ等の異なる数種のリードフレームを生産し全体とし
て金型コストを低減することによって、個々のリードフ
レームへの金型コストの付加分を小さくして少量生産品
種にもプレス加工したリードフレームを適用する方法が
提案されている。
例えば、第一の方法として、アウターリートを形成する
金型とインナーリードを形成する金型は同一で、キャビ
ティー抜き金型を交換することによって、ある程度アイ
ランドサイズの異なるリードフレームを生産することが
可能となる。また、第二の方法として、アウターリード
を形成する金型は同一で、キャビティー抜き金型、およ
びインナーリードを形成する金型を交換することによっ
てインナーリードパターンおよびアイランドサイズの異
なるリードフレームを生産することが可能となる。
〔発明が解決しようとする課題〕
しかしながら、従来の第一のリードフレーム製造方法で
は、第8図のごとくインナーリードを形成する金型を共
用するためのアイランドサイズの可変量が微小となる欠
点がある。即ち、従来法のキャヒンチイー抜き一金型(
3)を:g−換した場合の製作可能な最大アイランドサ
イズは、インナーリード抜な(2)金型のパン千九端が
アイランド部(3′)の各辺に突っ込まない寸法で規定
される。同様に最小アイランドサイズは、金型加工上の
最小技き寸法”での制約は当然受(→るが、その制約内
ではどんなティラントサイズも製作可能である。しかし
、実質的には半導体装置とし、た場合の半導体ベレット
とインナーリードとを結線する金のワイア長(ワイア径
によって多少異なるが)によってインナーノード先端と
アイランド端の寸法は支配され、ある程度1;ス下のア
・イランド廿イズは製作し、でも、ワイア長が長くなり
すぎ組立不可となって製作する意味がなくなる。従って
、従来の第一の方法によって製作可能なアイランドサイ
ズの可変2は、−辺当り1.00mm −1,20關程
度が限度である。
その結果、本性は多重生産す−ドフ1/−ムには適用で
きても、少H:生産IJ−Fフレームに金型の付加分が
大きくなり適用できないと言う欠点がある。
又、従来の第五の製造方法では、アイランドサイズ(3
′)およびインナーリー ド(2′)のパターンは自由
に変更できるが、プレス金型の中で一番高価かインナー
リードを形成する金型が必要なため、やはり少量生産の
リードフレームでは金型コストの付加分が高くなりリー
ドフレームの製造コストが高くなる欠点がある。
従って、従来の第一、第二のV造法で製造さ、bたリー
ドフレームを用いて製造する非導体装置は、製造コスト
が上昇する欠点がある。
〔課題を解決するための手段〕
本発明は前記問題点を解決する手段々1〜て、■アラタ
ーリ−・ドを形成する金型、キャビティー抜き金型、及
び、本発明のインナーリードを形成する金型インナーリ
ード先端部とそり、以外のインナーリード部を形成する
二分割以上にした金型を、−面または二面以−トに配置
、た金型を用い、キャビティー抜き金型は交換可能にし
ておく。■二分割以上されたインナーリードな形成する
金型のうちインナーIJ、−ド先端部を形成する金型を
含む一金型以上の抜き工程を略すること、およびキ1、
ビティー抜き金型6二′交換ずろこと、を粗み合わセて
り・−ドフl/−ムを製造することにより、半導体装置
用リーFフ1.・−ムのアイランド(ノゴズの可変範囲
をより大きく1−だ。
〔実施例〕
次に本発明に“ついて図面ヤ参照しながら説明する。
第1図は、本発明の一実施例の製造フローを示すフロー
チャート、第2図は本発明の1実施例を説明するための
図面で、そ−、/Lドサイズ14馴×20薗の64pi
n QFP(Quad Flat Package)用
117)!J−トクl/−ムの拡大図である。ここで、
1はアウターリードを形成する金型で打ち抜く部分、1
′はり−ドフ1/−人のアウターリード、11は第一の
インナーリード部を形成する金型を打ち抜く部分、11
′は第一のインナーリー ド部、12は第二のインナー
ノ−ド先端 抜く部分、12′は第二のインナーリ・−F部、3はキ
ャビティー抜き金型で打ち抜く部分、3′はア・イラン
ド部な示す。
本発明のリードフレ−ムは、アウターリードを形成する
金型と、交換可能なキャビティー抜き金型の他、インナ
ーリードを形成する金型インナーリード先端部以外の部
分を抜く第一のインナーリード部(11)を形成する金
型とインナーリード先端部を抜く第二のインナーリード
部(12)を形成する金型とに二分割した金型な一面に
配した金型を用いて、周知のプレス加工法によ−って製
造する。
製造プロ七スは、前述のインナーリードを形成する金型
を二分割した金型を用いて、第1図に示すごとく、まず
第一に1ウターリード(1′)を形成する打ち抜き工程
を実施する。次に、第一のインナーリード部(11’)
を形成する打ち抜き工程を実施、続いて第二のインナー
リード部(12’)を形成する打ち抜き工程を実施1.
インナーリードを形成する。さらに、キャビティー抜き
工程を実施し半導体べl/ ツ)を搭載するアイランド
部(3′)を形成し、た。しかる後、インナーリード先
端部のコイニング、デイプレス加工、所定の長さに切断
する切断工程等を実施して半導体装置用リードフレーム
とした。本実施例によって製造したリードフレームの全
体図を第3図aに、また、インナーリードパターンの拡
大図を第3図すに示す。なお、本実施例では、厚さ0.
15mm、幅35.Ommの銅合金条を素材として使用
し、アウターリート部の形成からディスブレス加工、切
断まで一台のプレス機上で実施した。また、アウターリ
ード及び第一のインナーリード部を形成する工程は、従
来の同様の1パンチ当り数カ所ずつ分けて形成する2度
抜きとしたが、第二のインナーリード部を形成する工程
は1度抜きとした。
本実施例の金型を用いて製造できる最小アイランドサイ
ズは、その後の組立工程、第二のインナーリード部を形
成する金型の最小抜き寸法を考慮して5. OOmmX
 5.00mmとした、また、第二のインナーリード部
を形成する金型の打ち抜き工程を省略し、第一のインナ
ーリード部を形成する金型の打ち抜き工程のみを実施し
、かつキャビティー抜き金型を変更して出来る最大のア
イランドサイズは、第二のインナーリード部を形成する
金型の打ち抜き長さを約1.00mmとした事によって
7.50口×乙50ml11となり、従来の約2.5倍
のアイランドサイズの可変範囲を得ることが出来た。
以上のようにして製造したリードフレームを用いて公知
の方法にて製造した半導体装置のワイアボンディング中
の模式図を第4図に示した。本発明によるリードフレー
ムを用いて半導体装置を製造するインナーリード先端部
のボンデインクエリアが大きくなり、ボンディングの品
質向上にも効果があった。
次に他の実施例について説明する。第5図は、本発明の
他の実施例のフローチャートである。本実施例は、金型
構造を含め基本的に第一の実施例と同じであるが、製造
工程が異なりアウターリード、第一のインナーリード部
を形成する工程を実施した後、キャビティー抜き工程を
実施、最後に第二のインナーリード部を形成する。本実
施例は、第二のインナーリード部を形成する工程の前に
予めキャビティー抜き工程を実施する点で前実施例とは
異なる。本実施例によると、第二のインナーリード部を
形成する金型に過大なストレスが加わらず、本発明の第
一の方法に比べ金型のライフが長くなる特徴がある。本
実施例の効果は、アイランドサイズの可変範囲等基本的
に第一の実施例と同一である。
前記第一、第二の実施例は、共にインナーリードをイン
ナーリード先端部と他の部分に二分割した金型を用いて
製造する方法を示したが、前記インナーリードを形成す
る金型を三分割以上にするとアイランドサイズの可変範
囲は更に拡大される。
第6図に三分割した場合の製造フローチャートを示した
。約1mmの第二、第三のインナーリード部を形成する
金型を配した金型を使用して製造されるリードフレーム
のアイランドサイズ可変範囲は、従来に比べ4倍以上の
5wn程度まで拡大される。
また、抜き順についても、本発明の前実施例と同様に変
更可能となる。
以上の実施例では、第二番目以降のインナーリード部を
形成する金型の寸法を約1順としたが、さらに大きくす
ればアイランドサイズの可変範囲は拡大する。また、素
材として銅合金を使用したが他の素材を使用しても、金
型を1面に作らずに2面以上に分割してもその効果は変
りない。
〔発明の効果〕
以上説明したように本発明は、■インナーリードを形成
する金型を二分割以上した金型、交換可能なキャビティ
ー抜き金型を用いる。■その分割したインナーリードを
形成する工程の一部の省略、サイズの異なるキャビティ
ー抜き金型への交換、によって製造することを特徴とす
る。その結果、本発明で製造されたリードフレームは、
従来の方法で製造されちリードフレームに比しアイラン
ドサイズの可変範囲が大幅に拡大される。その拡大され
る可変範囲は、第2番目以降のインナーリードを形成す
る金型およびインナーリードを形成する金型の分割数に
よって決まり、第2番目以降のインナーリードを形成す
る金型サイズを約1mmとし、2分割した金型で2倍以
上、3分割で4倍以上となる。また、本発明の金型製作
費は、インナーリード部を形成する金型が多くのフイラ
ンド→f、イズのリードフし・−ムに共用となる為、従
来の金型に仕べ約70%程度以下の価格となり、その結
球り−Iパフレームに付加されるコストが低減され、少
量生産!J−トフレームにも適用可能となった。
更に、本発明による!J−F7レームを用いた半導体装
置は、リー ドフレームコストが安いため、安価な半導
体装置を製造できる効果もある。また、・インナーリー
ド先端部の幅が大きくなりボンディング歩留まりが向上
する効果もあった。
【図面の簡単な説明】
第1図は、本発明の1実施例のリードフ1ノーム製造方
法をしめずフローチャートである。第2図は、本発明の
1実施例を説明するための図面て、リードフレームのイ
ンナーリード部の部分拡大図である。第3図2は、本発
明により製造されたり−Fフ1ノ一ムの全体図(但し、
内部パターンは略し、である)で、第3図すは、同り−
1・゛フレームのインナーリードパターン拡大図である
。第4図は、本発明により製造されたリードフレ−ムを
用いて製造した半導体装置のボ=/ディング中の模式図
である。第5図、第6図は、本発明の他の実施例のり−
ドブ1フーム製造方法を示すフローチャー1・である。 第7図は、従来のプレスによるリードフレームの製造方
法を示すフローチャートである。 第8図は、従来のプレスによる方法により製造されたリ
ードフレ−ムのインナーリードバター・ンの部分拡大図
および説明するための図面である。 J・・・・・アウターリード部を形成する金型で抜く部
分、2・・・・・・インナーリード部を形成する金型で
抜く部分、3・・・・・・キャビティー抜き金型で抜く
部分、11・・・第一のインナーリード部を形成する金
型て抜く部分、11′・・・・・・第一のインナーリー
ドバター、12・・・・・・第二のインナーリード部を
形成する金型で抜く部分、112′・・・・・・第二の
インナーリ・−ド部、21・・・・・・半導体べ1ノツ
ト、22・・・・・金ワイア、1′・・・・・・アウタ
ーリード部、2′・・・・・インナーリード部、3′・
・・・・・アイランド部。 代理人 弁理士  内 原   音 @3図す 本発明1こよろリードル−ムの 、 インナーリー)丁バターノ

Claims (3)

    【特許請求の範囲】
  1. (1)少なくともアウターリードを形成する金型、イン
    ナーリードを形成する金型、及びキャビティーを抜く金
    型等を配した半導体装置用リードフレーム製作用金型を
    用いて製造する該リードフレームにおいて、前記インナ
    ーリードを形成する金型をインナーリード先端部とイン
    ナーリード先端部以外との二つ以上にして分割されてい
    る金型と、アウターリードを形成する金型、及びキャビ
    ティーを抜く金型を配したリードフレーム製作用金型を
    用いて、インナーリードを二分割以上にして形成する工
    程、アウターリードを形成する工程、及びキャビティー
    を抜く工程を経て製造することを特徴とする半導体装置
    用リードフレームの製造方法。
  2. (2)特許請求の範囲1項記載のインナーリードを形成
    する金型をインナーリード先端部とインナーリード先端
    部以外の二分割以上にして形成する金型と、アウターリ
    ードを形成する金型、及びキャビティーを抜く金型を配
    した金型を用いて製造する半導体装置用リードフレーム
    において、前記インナーリード先端部を形成する工程と
    該インナーリード先端部に続くインナーリード部を形成
    する工程のうち、前記インナーリード先端部を形成する
    工程を含む一工程以上を適用せず、インナーリード部を
    形成する工程、アウターリードを形成する工程、及びキ
    ャビティーを抜く工程を経て製造することを特徴とする
    特許請求の範囲1項記載の半導体装置用リードフレーム
    の製造方法。
  3. (3)特許請求の範囲1項記載のインナーリードを形成
    する金型をインナーリード先端部とインナーリード先端
    部以外の二分割以上にして形成する金型を用いて製造し
    た半導体装置用リードフレームを用いて製造する半導体
    装置において、該インナーリード先端部のワイアボンデ
    ィングを実施する部分のインナーリード部の幅を広くと
    り、ボンディングを実施する部分に続くインナーリード
    部の幅を前記ボンディングを実施する部分より細くし、
    かつアウターリードに向けて太くなっているインナーリ
    ード部を有する半導体装置用リードフレームを用いて製
    造することを特徴とする半導体装置。
JP18635490A 1990-07-13 1990-07-13 半導体装置用リードフレームの製造方法およびそれを用いた半導体装置 Pending JPH0475724A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18635490A JPH0475724A (ja) 1990-07-13 1990-07-13 半導体装置用リードフレームの製造方法およびそれを用いた半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18635490A JPH0475724A (ja) 1990-07-13 1990-07-13 半導体装置用リードフレームの製造方法およびそれを用いた半導体装置

Publications (1)

Publication Number Publication Date
JPH0475724A true JPH0475724A (ja) 1992-03-10

Family

ID=16186899

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18635490A Pending JPH0475724A (ja) 1990-07-13 1990-07-13 半導体装置用リードフレームの製造方法およびそれを用いた半導体装置

Country Status (1)

Country Link
JP (1) JPH0475724A (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5294073A (en) * 1976-02-04 1977-08-08 Hitachi Ltd Leading-in frame and process for preparing it
JPS56133860A (en) * 1980-03-24 1981-10-20 Mitsubishi Electric Corp Manufacture of lead frame for semiconductor device
JPS60189956A (ja) * 1984-03-09 1985-09-27 Nec Corp 半導体装置用リ−ドフレ−ムの製造方法
JPH01261851A (ja) * 1988-04-12 1989-10-18 Matsushita Electric Ind Co Ltd Icリードフレームの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5294073A (en) * 1976-02-04 1977-08-08 Hitachi Ltd Leading-in frame and process for preparing it
JPS56133860A (en) * 1980-03-24 1981-10-20 Mitsubishi Electric Corp Manufacture of lead frame for semiconductor device
JPS60189956A (ja) * 1984-03-09 1985-09-27 Nec Corp 半導体装置用リ−ドフレ−ムの製造方法
JPH01261851A (ja) * 1988-04-12 1989-10-18 Matsushita Electric Ind Co Ltd Icリードフレームの製造方法

Similar Documents

Publication Publication Date Title
JP3018542B2 (ja) リードフレーム及びその製造方法
JP3085278B2 (ja) 半導体装置の製造方法および半導体製造装置
JPH0475724A (ja) 半導体装置用リードフレームの製造方法およびそれを用いた半導体装置
JP3235606B2 (ja) リードフレーム及びその製造方法、並びに半導体装置
JPS5933982B2 (ja) リ−ドフレ−ムの製造方法
JP2572343B2 (ja) 半導体装置用リードフレームの製造方法及びこれに用いるプレス成形装置
JPH0314263A (ja) リードフレームの製造方法
JPH0745768A (ja) 半導体装置用リードフレームの製造方法及びこれに用いるプレス成形装置
JP2700902B2 (ja) リードフレームの製造方法
JPH05114680A (ja) リードフレームの製造方法
JPH04251618A (ja) 微細プレス加工用金型
JP2559640B2 (ja) 金型装置およびこれを用いたリードフレームの製造方法
JPH03171658A (ja) リードフレームの製造方法
JP2746660B2 (ja) リードフレームの製造方法
JPS6123352A (ja) リ−ドフレ−ムおよび半導体装置
JPH0821658B2 (ja) リードフレームの製造方法
JPS60164345A (ja) リ−ドフレ−ムの製造方法
JPS60189956A (ja) 半導体装置用リ−ドフレ−ムの製造方法
KR19980083163A (ko) 파인 피치 리드프레임의 이너리드 제조방법
JPS61128552A (ja) リ−ドフレ−ムの製造方法
JPH04314359A (ja) 半導体装置用リードフレームの製造方法
JPH0539718U (ja) リードフレーム打ち抜き用金型
JPH0966334A (ja) 半導体パッケージ用放熱板の製造方法
JPH05275591A (ja) 半導体装置用icリードフレームの製造方法
JPH07297336A (ja) リードフレームの製造方法