KR19980083163A - 파인 피치 리드프레임의 이너리드 제조방법 - Google Patents

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Abstract

리드와 리드사이가 조밀한 파인피치(fine pitch) 리드프레임의 이너리드(inner lead) 제조방법에 관하여 개시한다. 이를 위하여 본 발명은 기존의 스탬핑 금형을 보유하고 있는 파인피치형 리드프레임의 이너리드 제조방법에 있어서, 상기 기존의 스탬핑 금형에 포함되지 않은 이너리드의 연장된 파인피치형 이너리드를 타발하기 위한 금형을 만드는 제1 단계와, 상기 제1 단계의 금형을 이용하여 연장 파인피치형 이너리드를 가공하는 제2 단계 및 상기 기존의 스탬핑 금형을 이용하여 연장된 파인피치형 이너리드를 제외한 나머지 부분을 가공하는 제3 단계를 구비하는 것을 특징으로 하는 파인피치형 리드프레임의 이너리드 제조방법을 제공한다.

Description

파인피치 리드프레임의 이너리드 제조방법
본 발명은 반도체 조립공정에 사용되는 리드프레임에 관한 것으로, 상세하게는 리드와 리드사이가 조밀한 파인피치(fine pitch) 리드프레임의 이너리드(inner lead) 제조방법에 관한 것이다.
일반적으로 반도체 장치의 조립공정에 사용되는 리드프레임은 패키지의 핵심 구성 재료의 하나로서, 반도체 패키지의 내부와 외부를 연결해 주는 도선(lead) 역할과, 반도체 칩을 지지해 주는 지지대 역할을 하는 것이다. 이러한 리드프레임은 칩을 탑재하는 칩패드(chip pad)와, 이너리드(inner lead) 및 외부리드(external lead)로 구성된다. 현재까지 알려진 리드프레임 제조기술은 크게 두가지 방식이 있는데, 하나는 스탬핑 방식으로 순차 이송형 금형장치에서 리드프레임 소재를 순차시켜 타발함으로써 소정의 형상으로 제품을 제작하는 방법으로 주로 대량생산에 많이 이용된다. 다른 하나는 에칭방식으로 리드프레임 소재에 레지스트를 도포하고 이를 패터닝하여 화학적 부식작용을 이용하여 리드프레임을 만드는 방식으로 미세패턴을 갖는 리드프레임의 초기 개발용으로 주로 응용된다. 최근 웨이퍼 제조공정(wafer fabrication)에서 구현할 수 있는 미세 선폭이 점차 줄어듦에 따라 개개의 칩의 사이즈는 축소되어 가고 있다. 이러한 반도체 칩의 제조환경의 변화에 대응한 리드프레임의 제조기술 역시 점차 미세한 패턴을 갖는 리드프레임의 제조로 진전되고 있다. 가령, 스탬핑 방식으로 제조되는 리드프레임에서 칩의 사이가 줄어들 경우에는 필연적으로 리드프레임의 설계변경이 요구된다. 여기서, 가장 큰 설계변경은 칩을 탑재하는 칩 패드의 크기를 줄이는 것과, 이너리드(inner lead)간의 리드간격이 좀더 조밀한 구조를 갖는 파인피치형으로 변화되는 것이다.
이러한 변경된 구조를 갖는 파인피치형의 리드프레임을 제조하기 위해서 종래에는 이너리드를 제조하기 위한 별도의 스탬핑 툴(stamping tool)을 새로히 설계 제작하여 파인피치형 리드프레임을 제조하였다.
그러나, 이러한 종래기술의 문제점은 스탬핑을 위한 금형을 새로히 설계하고 제작하는데 많은 시간이 소요되고, 또한 많은 비용이 소요되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 스탬핑 방식으로 파인피치형 리드프레임을 제조시에 기존의 스탬핑 금형을 이용함으로써 제조시간과 비용을 절약할 수 있는 파인피치 리드프레임의 이너리드 제조방법을 제공하는데 있다.
도 1은 본 발명의 실시예에 의한 파인피치형 리드프레임의 이너리드 제조방법을 설명하기 위하여 도시한 평면도이다.
도면의 주요부분에 대한 부호의 간단한 설명
1 : 리드프레임 소재의 본체,10: 기존 리드프레임의 칩패드,
10a: 파인피치형 리드프레임의 칩패드,12: 기존 리드프레임의 이너리드,
12a: 연장된 파인피치형 이너리드,14: 댐버라인,
16: 외부 리드,18: 기존 이너리드의 끝부분.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 기존의 스탬핑 금형을 보유하고 있는 파인피치형 리드프레임의 이너리드 제조방법에 있어서, 상기 기존의 스탬핑 금형에 포함되지 않은 연장된 파인피치형 이너리드를 타발하기 위한 금형을 만드는 제1 단계와, 상기 제1 단계의 금형을 이용하여 연장된 파인피치형 이너리드를 가공하는 제2 단계 및 상기 기존의 스탬핑 금형을 이용하여 연장된 파인피치형 이너리드를 제외한 나머지 부분을 가공하는 제3 단계를 구비하는 것을 특징으로 하는 파인피치형 리드프레임의 이너리드 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 단계를 실시하기 전에 제3 단계를 먼저 실시하여도 본 발명이 추구하는 목적을 얻을 수 있다.
바람직하게는, 상기 제3 단계의 기존의 스탬핑 금형은 이너리드의 끝부분이 절단되지 않도록 개조된 스탬핑 금형을 이용하는 것이 적합하다.
본 발명에 따르면 기존의 스탬핑 금형과, 연장된 파인피치형 이너리드를 타발하기 위한 금형을 조합하여 파인피치형 리드프레임의 이너리드를 제조함으로써, 새로운 스탬핑 금형의 개발에 따른 시간과 비용을 절약할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 의한 파인피치형 리드프레임의 이너리드 제조방법을 설명하기 위하여 도시한 평면도이다.
도 1을 참조하면, 68핀 PLCC(plastic Leaded Chip Carrier) 패키지의 단위 리드프레임을 나타낸 평면도로서 동(Cu)이나 니켈(Ni) 및 철(Fe)중에 하나의 금속을 포함하여 형성한 리드프레임 소재에 칩이 탑재되는 칩패드(10)와, 이너리드(12))가 형성되어 있다. 또한, 이너리드(12)는 댐버라인(14)을 통하여 다시 외부리드(16)과 연결되어 있고, 상기 칩패드(10)은 타이바(tie bar, 20)와 연결되어 리드프레임 소재의 본체(1)와 연결된다.
여기서, 칩패드(10)에 탑재되는 칩의 사이즈가 축소되면, 칩패드의 사이즈 역시 축소된 형태(10a)로 설계가 변경되고, 이너리드 역시 좀더 길어지면서 리드와 리드 사이의 간격이 좀더 조밀한 연장된 파인피치형 이너리드(12a)로 설계가 변경되게 된다. 여기서 상기 축소된 사이즈의 칩패드(10a)와 연장된 파인피치형 이너리드(12a)는 도면에서 점선으로 표시되어 있다.
따라서, 본 발명에 따라서 파인피치형 리드프레임을 제조하는 방법을 요약하면 다음과 같다. 제1 단계로 상기 연장된 파인피치형 이너리드(12a)를 제조하기 위한 스탬핑 금형을 제작한다. 이어서, 제2 단계로 상기 연장된 파인피치형 이너리드(12a)를 제조하기 위한 금형을 이용하여 연장된 파인피치형 이너리드를 가공한다. 마지막 제3 단계로 상기 제2 단계에서 가공하지 못한 나머지 이너리드 부분(12)를 기존의 스탬핑 금형을 이용하여 가공함으로써 본 발명에 따른 파인피치형 이너리드 제조방법을 완료한다. 여기서, 상기 기존의 스탬핑 금형은 기존의 이너리드(12)의 끝부분(18)이 절단되지 않도록 개조된 스탬핑 금형을 사용해야 한다. 또한, 제2 단계와 제3 단계는 필요에 따라 순서를 바꾸어 가공하여도 본 발명에 따른 파인피치형 리드프레임의 이너리드를 제조할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 기존의 스탬핑 금형과 연장된 파인피치형 이너리드를 타발하기 위한 금형을 조합하여 파인피치형 리드프레임의 이너리드를 제조함으로써, 새로운 스탬핑 금형의 개발에 따른 시간과 비용을 절약할 수 있다

Claims (3)

  1. 기존의 스탬핑 금형을 보유하고 있는 파인피치형 리드프레임의 이너리드 제조방법에 있어서,
    상기 기존의 스탬핑 금형에 포함되지 않은 연장된 파인피치형 이너리드를 타발하기 위한 금형을 만드는 제1 단계;
    상기 제1 단계의 금형을 이용하여 연장된 파인피치형 이너리드를 가공하는 제2 단계; 및
    상기 기존의 스탬핑 금형을 이용하여 연장된 파인피치형 이너리드를 제외한 나머지 부분을 가공하는 제3 단계를 구비하는 것을 특징으로 하는 파인피치형 리드프레임의 이너리드 제조방법.
  2. 제1항에 있어서, 상기 제2 단계를 실시하기 전에 제3 단계를 먼저 실시하는 것을 특징으로 하는 파인피치형 리드프레임의 이너리드 제조방법.
  3. 제1항에 있어서, 상기 제3 단계의 기존의 스탬핑 금형을 이용하는 방법은 이너리드의 끝부분이 절단되지 않도록 개조된 스탬핑 금형을 이용하는 것을 특징으로 하는 파인피치형 리드프레임의 이너리드 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6377061B1 (en) * 1997-12-12 2002-04-23 Texas Instruments Incorporated Expanded lead pitch for semiconductor package and method of electrical testing
DE10103193B4 (de) * 2001-01-24 2008-10-30 W.C. Heraeus Gmbh Verfahren zur Herstellung von Leiterbahnstrukturen
US7144517B1 (en) * 2003-11-07 2006-12-05 Amkor Technology, Inc. Manufacturing method for leadframe and for semiconductor package using the leadframe
US6929485B1 (en) * 2004-03-16 2005-08-16 Agilent Technologies, Inc. Lead frame with interdigitated pins

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406700A (en) * 1990-11-20 1995-04-18 Seiko Epson Corporation Method for producing pin integrated circuit lead frame
US5327008A (en) * 1993-03-22 1994-07-05 Motorola Inc. Semiconductor device having universal low-stress die support and method for making the same
US5394607A (en) * 1993-05-20 1995-03-07 Texas Instruments Incorporated Method of providing low cost heat sink
US5429992A (en) * 1994-05-25 1995-07-04 Texas Instruments Incorporated Lead frame structure for IC devices with strengthened encapsulation adhesion
US5454905A (en) * 1994-08-09 1995-10-03 National Semiconductor Corporation Method for manufacturing fine pitch lead frame

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