JPH0472808A - 雑音除去回路 - Google Patents
雑音除去回路Info
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- JPH0472808A JPH0472808A JP2185032A JP18503290A JPH0472808A JP H0472808 A JPH0472808 A JP H0472808A JP 2185032 A JP2185032 A JP 2185032A JP 18503290 A JP18503290 A JP 18503290A JP H0472808 A JPH0472808 A JP H0472808A
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- 238000003708 edge detection Methods 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 238000005070 sampling Methods 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は雑音除去回路に関し、特にマイクロコンピュー
タに内蔵される割込み回路における雑音除去に関する。
タに内蔵される割込み回路における雑音除去に関する。
従来の雑音除去回路として特開昭５１．−５０５５９号
「雑音消去回路」に記載されたものがある。この従来技
術は、タイミング パルスによって動作する回路に入力
信号を印加させ、その出力信号と入力信号のＡＮＤ信号
によりセラｌ−／リセットされる記憶回路の出力を雑音
消去された入力信号として用いるものであった。
「雑音消去回路」に記載されたものがある。この従来技
術は、タイミング パルスによって動作する回路に入力
信号を印加させ、その出力信号と入力信号のＡＮＤ信号
によりセラｌ−／リセットされる記憶回路の出力を雑音
消去された入力信号として用いるものであった。
〔発明か解決しようとする課題〕
上述した従来の雑音除去回路は、タイミンク・パルスを
用いているのてスタンバイ状態等タイミング・パルスの
供給が停止した状態ては信号変化を検出することができ
ず、その状態で入力信号があってもこれに対する雑音消
去も受信もできないという問題点を有している。
用いているのてスタンバイ状態等タイミング・パルスの
供給が停止した状態ては信号変化を検出することができ
ず、その状態で入力信号があってもこれに対する雑音消
去も受信もできないという問題点を有している。
例えばタイミング・パルスとしてサンプリンタクロック
を用いた従来の雑音除去回路をマイクロコンピュータ等
の割込み回路に適用した場合、スタンバイ状態ではサン
プリングクロックの供給か停止しているので入力信号の
変化を検出することができず、したがって入力信号によ
る割込み要求を発生させることができす、スタンバイ状
態を解除することもできない。
を用いた従来の雑音除去回路をマイクロコンピュータ等
の割込み回路に適用した場合、スタンバイ状態ではサン
プリングクロックの供給か停止しているので入力信号の
変化を検出することができず、したがって入力信号によ
る割込み要求を発生させることができす、スタンバイ状
態を解除することもできない。
したがって本発明の目的はスタンバイ状態時でも入力信
号を受信しその雑音を抑制することがてきるタイミング
・パルスを用いた雑音除去回路を提供することにある。
号を受信しその雑音を抑制することがてきるタイミング
・パルスを用いた雑音除去回路を提供することにある。
本発明は、入力信号とタイミング・パルスとを受け入力
信号をタイミング・パルスによって遅延させた出力を得
る入力部と、入力部の出力と入力信号とを受けて論理処
理を行う論理部と、論理部の出力を受ける記憶部とを含
む雑音除去回路において、スタンバイ状態を示す制御情
報を保持する保持手段と、保持手段の出力によって入力
部から入力信号の遅延出力を得る手段とを備え、タイミ
ング・パルスが停止した場合でも記憶部から雑音の抑制
された信号を得ることを特徴とする。
信号をタイミング・パルスによって遅延させた出力を得
る入力部と、入力部の出力と入力信号とを受けて論理処
理を行う論理部と、論理部の出力を受ける記憶部とを含
む雑音除去回路において、スタンバイ状態を示す制御情
報を保持する保持手段と、保持手段の出力によって入力
部から入力信号の遅延出力を得る手段とを備え、タイミ
ング・パルスが停止した場合でも記憶部から雑音の抑制
された信号を得ることを特徴とする。
好ましくは、論理部がＡＮＤゲートを有し入力部の出力
と入力信号２のＡＮＤ信号を出力し、記憶部がＡＮＤ信
号によってセット・リセットされる記憶回路を有する。
と入力信号２のＡＮＤ信号を出力し、記憶部がＡＮＤ信
号によってセット・リセットされる記憶回路を有する。
入力部はタイミング・パルスおよび保持手段の出力の両
方を受けるゲートとこのケートの出力によって動作し入
力信号を遅延させる遅延回路とを含むものであってもよ
い。あるいは、入力部はタイミング・パルスによって動
作する第１の遅延手段とタイミング・パルスとは無関係
に動作する第２の遅延手段と入力信号を第１および第２
の遅延手段の両方へ印加する手段と第１および第２の遅
延手段の出力を保持手段の出力によって選択する選択手
段とを有してもよい。
方を受けるゲートとこのケートの出力によって動作し入
力信号を遅延させる遅延回路とを含むものであってもよ
い。あるいは、入力部はタイミング・パルスによって動
作する第１の遅延手段とタイミング・パルスとは無関係
に動作する第２の遅延手段と入力信号を第１および第２
の遅延手段の両方へ印加する手段と第１および第２の遅
延手段の出力を保持手段の出力によって選択する選択手
段とを有してもよい。
本発明の雑音除去回路は記憶部の出力のエツジ変化を検
出するエツジ検出回路と組み合わせて用い割込み回路を
構成することができる。
出するエツジ検出回路と組み合わせて用い割込み回路を
構成することができる。
本発明の１態様においては、マイクロコンピュータに内
蔵され外部入力による割込み制御を行なう割込み回路に
おいて、上記の雑音除去回路と、その記憶部の出力のエ
ツジ変化を検出して割込み信号を発生させる手段と、割
込み信号によってスタンバイ解除信号を発生する手段と
を備える。
蔵され外部入力による割込み制御を行なう割込み回路に
おいて、上記の雑音除去回路と、その記憶部の出力のエ
ツジ変化を検出して割込み信号を発生させる手段と、割
込み信号によってスタンバイ解除信号を発生する手段と
を備える。
次に本発明をその実施例について、図面を参照して説明
する。
する。
第１図を参照すると、本発明の第１の実施例の割込み回
路は雑音除去回路］０と、制御フラグレジスタ２と、エ
ツジ検出回路４とを含む。雑音除去回路１０は入力信号
Ｄ１を受けるＤラッチ１１と、その出力Ａ］を受けるＤ
ラッチ１２と、入力信号Ｄ１およびＤラッチ１２の出力
Ａ２の両信号を受ける２人力アンドゲート１３と、両信
号の補信号を受ける２人力アンドゲート１４と、グー１
−信号を作るオアゲート１５、オアゲート１６およびイ
ンバータ１７と、アンドケート］３の出力Ｉ３をセット
入力Ｓとして受りアントゲ−１〜１４の出力Ｃをリセッ
ト人力Ｒとして受けるフリップフロップ（記憶回路）３
とを含む。Ｄラッチ１１は、入力信号Ｄ］を入力とし、
ゲート信号かｒ １、 Ｊの時に内部遅延ｄ １、 １
をもって入力信号Ｄ１の遅延出力Ａ］を発生ずる。Ｄラ
ッチ１２は、Ｄラッチ］１の出力Ａ１を入力とし、ゲー
ト信号が「１」の特に内部遅延ｄ １、 ２をもってＡ
１の遅延出力Ａ２を発生ずる。オアゲート１５は、制御
フラグレジスタ２の出力信号ＦとタイミングパルスＴｐ
信号とのオアをとり、その出力をＤラッチ１１のゲート
信号としてＤラッチ１１のゲートＧに加える。オアゲー
ト１６は、制御フラグレジスタ２の出力信号Ｆとタイミ
ングパルスＴｐをインバータ１７で反転した信号とのオ
アをとり、その出力をＤラッチ１２のゲート信号として
同ラッチ１２のゲートＧへ加える。
路は雑音除去回路］０と、制御フラグレジスタ２と、エ
ツジ検出回路４とを含む。雑音除去回路１０は入力信号
Ｄ１を受けるＤラッチ１１と、その出力Ａ］を受けるＤ
ラッチ１２と、入力信号Ｄ１およびＤラッチ１２の出力
Ａ２の両信号を受ける２人力アンドゲート１３と、両信
号の補信号を受ける２人力アンドゲート１４と、グー１
−信号を作るオアゲート１５、オアゲート１６およびイ
ンバータ１７と、アンドケート］３の出力Ｉ３をセット
入力Ｓとして受りアントゲ−１〜１４の出力Ｃをリセッ
ト人力Ｒとして受けるフリップフロップ（記憶回路）３
とを含む。Ｄラッチ１１は、入力信号Ｄ］を入力とし、
ゲート信号かｒ １、 Ｊの時に内部遅延ｄ １、 １
をもって入力信号Ｄ１の遅延出力Ａ］を発生ずる。Ｄラ
ッチ１２は、Ｄラッチ］１の出力Ａ１を入力とし、ゲー
ト信号が「１」の特に内部遅延ｄ １、 ２をもってＡ
１の遅延出力Ａ２を発生ずる。オアゲート１５は、制御
フラグレジスタ２の出力信号ＦとタイミングパルスＴｐ
信号とのオアをとり、その出力をＤラッチ１１のゲート
信号としてＤラッチ１１のゲートＧに加える。オアゲー
ト１６は、制御フラグレジスタ２の出力信号Ｆとタイミ
ングパルスＴｐをインバータ１７で反転した信号とのオ
アをとり、その出力をＤラッチ１２のゲート信号として
同ラッチ１２のゲートＧへ加える。
制御フラグレジスタ２は、中央処理部（図示しない〉の
指示によりセラｌ−／リセッＩ・するフリップフロップ
であり、スタンバイ状態に設定する時にセットされて出
力Ｆが「１」となり、スタンバイ解除時および通常動作
時にはリセットされて出力Ｆが「０」となる。エツジ検
出回路４は、アンドゲート１３の出力信号Ｂでセットし
アンドゲート１４の出力信号Ｃでリセットされるセット
／リセット・フリップフロップ（記憶回路）３の出力信
号Ｄ２のエツジ変化を検出し、割込み要求信号ＩＮＴを
出力する。中央処理部は割込み要求信号ＩＮＴ発生によ
りスタンバイ状態を解除し、制御フラグレジスタ２をリ
セットする。
指示によりセラｌ−／リセッＩ・するフリップフロップ
であり、スタンバイ状態に設定する時にセットされて出
力Ｆが「１」となり、スタンバイ解除時および通常動作
時にはリセットされて出力Ｆが「０」となる。エツジ検
出回路４は、アンドゲート１３の出力信号Ｂでセットし
アンドゲート１４の出力信号Ｃでリセットされるセット
／リセット・フリップフロップ（記憶回路）３の出力信
号Ｄ２のエツジ変化を検出し、割込み要求信号ＩＮＴを
出力する。中央処理部は割込み要求信号ＩＮＴ発生によ
りスタンバイ状態を解除し、制御フラグレジスタ２をリ
セットする。
次に第２図、第３図を参照して第１図の回路の動作を説
明する。
明する。
まず、通常状態すなわちタイミングパルスＴｐが供給さ
れる状態での動作について第２図を参照して説明する。
れる状態での動作について第２図を参照して説明する。
通常動作時は、制御フラグレジスタ２はリセットされて
おり、その出力Ｆは「０」であるのでゲート１５．１６
はタイミングパルスＴｐを有効とする。入力信号Ｄ１を
タイミングパルスＴｐで遅延した信号Ａ２がＤラッチ１
２から出力される。入力信号Ｄ１が低電位てＤラッチ］
２出力Ａ２が低電位に対応するロジック値（論理値「０
」）である時、アントゲ−１・１３の出力Ｂは論理値「
０，１となり、アントゲ−トコ４の出力Ｃは論理値「１
」となり、記憶回路３はリセッ１〜され、その出力Ｄ２
は論理値「０」となる。ここで、タイミング・パルスＴ
ｐ幅に満たない雑音成分Ｎが印加されても除去され、雑
音信号は伝搬されない。入力信号Ｄ１が高電位でＤラッ
チ］２の出力Ａ２が高電位に対応するロジック値（論理
値「１」）である時、アントゲ−）・１３の出力Ｂは論
理値「１」となり、アンドゲート１４の出力Ｃは論理値
「Ｏ」となり、記憶回路３はセットされ、その出力Ｄ２
は論理値「１」となる。同様に、タイミング・パルスＴ
ｐ幅に満たない雑音成分Ｎが印加されても除去され、雑
音信号は伝搬されない。エツジ検出回路４は記憶回路３
の出力信号Ｄ２の変化く立ち上り）を検出して割込み要
求信号ＩＮＴを発生し、中央処理部は割込み処理を行う
。
おり、その出力Ｆは「０」であるのでゲート１５．１６
はタイミングパルスＴｐを有効とする。入力信号Ｄ１を
タイミングパルスＴｐで遅延した信号Ａ２がＤラッチ１
２から出力される。入力信号Ｄ１が低電位てＤラッチ］
２出力Ａ２が低電位に対応するロジック値（論理値「０
」）である時、アントゲ−１・１３の出力Ｂは論理値「
０，１となり、アントゲ−トコ４の出力Ｃは論理値「１
」となり、記憶回路３はリセッ１〜され、その出力Ｄ２
は論理値「０」となる。ここで、タイミング・パルスＴ
ｐ幅に満たない雑音成分Ｎが印加されても除去され、雑
音信号は伝搬されない。入力信号Ｄ１が高電位でＤラッ
チ］２の出力Ａ２が高電位に対応するロジック値（論理
値「１」）である時、アントゲ−）・１３の出力Ｂは論
理値「１」となり、アンドゲート１４の出力Ｃは論理値
「Ｏ」となり、記憶回路３はセットされ、その出力Ｄ２
は論理値「１」となる。同様に、タイミング・パルスＴ
ｐ幅に満たない雑音成分Ｎが印加されても除去され、雑
音信号は伝搬されない。エツジ検出回路４は記憶回路３
の出力信号Ｄ２の変化く立ち上り）を検出して割込み要
求信号ＩＮＴを発生し、中央処理部は割込み処理を行う
。
次に、スタンバイ状態でタイミングパルスＴｐの供給が
停止した状態での動作について第３図を参照して説明す
る。中央処理部は、制御フラグレジスタ２をセットして
その出力Ｆを「１」に設定する。その結果、Ｄラッチ１
１およびＤラッチ１２のゲート信号として固定レベル「
１」が供給される。中央処理部は、スタンバイ状態に設
定してタイミングパルスＴｐの供給を停止する。Ｄラッ
チ１１は、ゲート信号が「１」であるため、入力信号Ｄ
１を内部遅延ｄｌｌをもって出力しくＡ１）、Ｄラッチ
１２もゲート信号が「１」であるため、Ｄラッチ１］の
出力信号Ａ１を内部遅延ｄ］０ １２をもって出力する（Ａ２）。入力信号Ｄ１かＤラッ
チ１１、Ｄラッチ１２の内部遅延時間ｄ １、 １、
＋ ｄ １２を持ってアンドケート１３、アンドケート
１／］に出力され、アントゲート１３゜］４はこれを受
けて出力Ｂ、Ｃを作成して記憶回路３をセット／リセッ
トし、その出力Ｄ２がエツジ検出回路４に供給される。
停止した状態での動作について第３図を参照して説明す
る。中央処理部は、制御フラグレジスタ２をセットして
その出力Ｆを「１」に設定する。その結果、Ｄラッチ１
１およびＤラッチ１２のゲート信号として固定レベル「
１」が供給される。中央処理部は、スタンバイ状態に設
定してタイミングパルスＴｐの供給を停止する。Ｄラッ
チ１１は、ゲート信号が「１」であるため、入力信号Ｄ
１を内部遅延ｄｌｌをもって出力しくＡ１）、Ｄラッチ
１２もゲート信号が「１」であるため、Ｄラッチ１］の
出力信号Ａ１を内部遅延ｄ］０ １２をもって出力する（Ａ２）。入力信号Ｄ１かＤラッ
チ１１、Ｄラッチ１２の内部遅延時間ｄ １、 １、
＋ ｄ １２を持ってアンドケート１３、アンドケート
１／］に出力され、アントゲート１３゜］４はこれを受
けて出力Ｂ、Ｃを作成して記憶回路３をセット／リセッ
トし、その出力Ｄ２がエツジ検出回路４に供給される。
ここで、Ｄラッチ１１、Ｄラッチ１２の内部遅延時間ｄ
１１、ｄ１２に満たない雑音成分Ｎが印加されても除
去され、雑音信号は伝搬されない。エツジ検出回１＠
４で記憶回路３の出力信号Ｄ２の変化（立上り）を検出
して割込み要求信号ＩＮＴが発生し、スタンバイ状態は
解除される。中央処理部は割込み処理を行い、割込み処
理中で再び制御フラグレジスタ２をクリアしてその出力
Ｆを「０」とし、タイミングパルスＴｐの供給を開始す
る。このように入力信号Ｄ１がＤラッチ１１およびＤラ
ッチ１２の内部遅延ｄ１．１．ｄ１２もって記憶回路３
をセットまたはリセットすることで割込み要求信号ＴＮ
Ｔが発生し、スタンバイ解除が可能である。
１１、ｄ１２に満たない雑音成分Ｎが印加されても除
去され、雑音信号は伝搬されない。エツジ検出回１＠
４で記憶回路３の出力信号Ｄ２の変化（立上り）を検出
して割込み要求信号ＩＮＴが発生し、スタンバイ状態は
解除される。中央処理部は割込み処理を行い、割込み処
理中で再び制御フラグレジスタ２をクリアしてその出力
Ｆを「０」とし、タイミングパルスＴｐの供給を開始す
る。このように入力信号Ｄ１がＤラッチ１１およびＤラ
ッチ１２の内部遅延ｄ１．１．ｄ１２もって記憶回路３
をセットまたはリセットすることで割込み要求信号ＴＮ
Ｔが発生し、スタンバイ解除が可能である。
スタンバイ解除後、割込み処理で制御フラグレジスタ２
を「０」にクリアし、以降タイミンクパルスＴｐによる
入力信号Ｄ１の雑音除去機能を有効にする。
を「０」にクリアし、以降タイミンクパルスＴｐによる
入力信号Ｄ１の雑音除去機能を有効にする。
次に、第４図を参照して本発明による第２の実施例を説
明する。第２の実施例ては、ディジタル遅延回路とアナ
ログ遅延回路の２つの遅延回路を、動作状態により切換
えている。
明する。第２の実施例ては、ディジタル遅延回路とアナ
ログ遅延回路の２つの遅延回路を、動作状態により切換
えている。
本発明の第２の実施例の割込み回路は雑音除去回路２０
、制御フラグレジスタ２、およびエツジ検出回路４を含
んでいる。このうち、制御フラグレジスタ２、エツジ検
出回路４については、第１の実施例で示したものと同一
であるので説明は省略する。雑音除去回路２０は第１の
実施例と同様にＤラッチ１１、Ｄラッチ１２、アンドゲ
ート１３、アンドゲート１４、インバータ１７、および
記憶回路３を有するほか、タイミングパルスＴｐと無関
係の遅延回路２１およびその出力Ａ３とＤラッチ１２の
出力Ａ２とを選択するセレクタ２２を備えている。Ｄラ
ッチ１１、Ｄラッチ１２、インバータ１７の動作はタイ
ミング・パルスＴｐのみによって制御されること以外は
第１の実施例で示したものと同一であるので説明は省略
する。遅延回路２１は、入力信号Ｄ１を任意の遅延ｄ２
１をもって出力するアナログ遅延回路である。セレクタ
２２は、制御フラグレジスタ２がリセットされてその出
力Ｆか「０」の時はＤラッチ］２の出力信号Ａ２を選択
し、制御フラグレジスタ２がセットされて出力Ｆが「１
」の時はアナログ遅延回路２１の出力信号Ａ３を選択す
る選択回路である。アンドゲート］−３およびアントケ
ート］４は、セレクタ２２の出力信号と入力信号Ｄ１と
を真補の入力信号とする。
、制御フラグレジスタ２、およびエツジ検出回路４を含
んでいる。このうち、制御フラグレジスタ２、エツジ検
出回路４については、第１の実施例で示したものと同一
であるので説明は省略する。雑音除去回路２０は第１の
実施例と同様にＤラッチ１１、Ｄラッチ１２、アンドゲ
ート１３、アンドゲート１４、インバータ１７、および
記憶回路３を有するほか、タイミングパルスＴｐと無関
係の遅延回路２１およびその出力Ａ３とＤラッチ１２の
出力Ａ２とを選択するセレクタ２２を備えている。Ｄラ
ッチ１１、Ｄラッチ１２、インバータ１７の動作はタイ
ミング・パルスＴｐのみによって制御されること以外は
第１の実施例で示したものと同一であるので説明は省略
する。遅延回路２１は、入力信号Ｄ１を任意の遅延ｄ２
１をもって出力するアナログ遅延回路である。セレクタ
２２は、制御フラグレジスタ２がリセットされてその出
力Ｆか「０」の時はＤラッチ］２の出力信号Ａ２を選択
し、制御フラグレジスタ２がセットされて出力Ｆが「１
」の時はアナログ遅延回路２１の出力信号Ａ３を選択す
る選択回路である。アンドゲート］−３およびアントケ
ート］４は、セレクタ２２の出力信号と入力信号Ｄ１と
を真補の入力信号とする。
次に、第２の実施例の動作を第５図をも用いて説明する
。タイミングパルスＴｐが供給される通常状態での動作
は、制御フラグレジスタ２をｒ□、に設定することで第
１の実施例と同様に行われるため、省略する。
。タイミングパルスＴｐが供給される通常状態での動作
は、制御フラグレジスタ２をｒ□、に設定することで第
１の実施例と同様に行われるため、省略する。
スタンバイ状態でタイミンクパルスＴｐか停止した状態
での動作は、中央処理部が制御フラグレジスタ２をセッ
トしてその出力Ｆを「１」に設定し、その結果セレクタ
２２は遅延回路２１の出力Ａ３を選択してアンドゲート
１３およびアンド−ゲート１４に入力として入力信号Ｄ
］とともに加える。このように中央処理部はスタンバイ
状態に設定するとともにタイミングパルスＴｐ供給を停
止する。アンドゲート１３および１４の出力ＢＣによる
記憶回路３のセット／リセッＩ・は、第１の実施例と同
様におこなわれる。ここで、遅延回路２１の遅延時間ｄ
２］に満たない雑音成分Ｎが印加されても除去され、雑
音信号は伝搬されない。エツジ検出回路４で出力信号Ｄ
２の変化を検出して割込み要求信号ＩＮＴを発生し、ス
タンバイ状態は解除される。中央処理部は割込み処理を
行い、割込み処理中て再び制御フラグレジスタ２をクリ
ア「０」し、タイミングパルスＴｐの供給を開始する。
での動作は、中央処理部が制御フラグレジスタ２をセッ
トしてその出力Ｆを「１」に設定し、その結果セレクタ
２２は遅延回路２１の出力Ａ３を選択してアンドゲート
１３およびアンド−ゲート１４に入力として入力信号Ｄ
］とともに加える。このように中央処理部はスタンバイ
状態に設定するとともにタイミングパルスＴｐ供給を停
止する。アンドゲート１３および１４の出力ＢＣによる
記憶回路３のセット／リセッＩ・は、第１の実施例と同
様におこなわれる。ここで、遅延回路２１の遅延時間ｄ
２］に満たない雑音成分Ｎが印加されても除去され、雑
音信号は伝搬されない。エツジ検出回路４で出力信号Ｄ
２の変化を検出して割込み要求信号ＩＮＴを発生し、ス
タンバイ状態は解除される。中央処理部は割込み処理を
行い、割込み処理中て再び制御フラグレジスタ２をクリ
ア「０」し、タイミングパルスＴｐの供給を開始する。
以上のように入力信号Ｄ１が遅延回路２１の遅延時間ｄ
２１をもって記憶回路３をセットすることで割込み要求
信号ＩＮＴか発生し、スタンバイ解除が可能である。ス
タンバイ解除後、割込み処理により制御フラグレジスタ
２をクリアし、以降タイミング・パルスＴ ］）による
入力信号Ｄ１の雑音除去機能を有効にする。
２１をもって記憶回路３をセットすることで割込み要求
信号ＩＮＴか発生し、スタンバイ解除が可能である。ス
タンバイ解除後、割込み処理により制御フラグレジスタ
２をクリアし、以降タイミング・パルスＴ ］）による
入力信号Ｄ１の雑音除去機能を有効にする。
以上説明したとおり、本発明はクロック制御による雑音
除去回路において、スタンバイ状態でも入力信号を受け
付けて解除信号を発生することができるという効果かあ
る。
除去回路において、スタンバイ状態でも入力信号を受け
付けて解除信号を発生することができるという効果かあ
る。
第１図は本発明の第１の実施例のブロック図、第２図お
よび第３図は第１の実施例の動作をそれぞれ示す信号波
形図、第４図は本発明の第２の実施例のフロック図、第
５図は第２の実施例の動作を示す信号波形図である。
よび第３図は第１の実施例の動作をそれぞれ示す信号波
形図、第４図は本発明の第２の実施例のフロック図、第
５図は第２の実施例の動作を示す信号波形図である。
Claims (1)
- 【特許請求の範囲】 １、入力信号とタイミング・パルスとを受け前記入力信
号を前記タイミング・パルスによって遅延させた出力を
得る入力部と、前記入力部の出力と前記入力信号とを受
けて論理処理を行う論理部と、前記論理部の出力を受け
る記憶部とを含む雑音除去回路において、スタンバイ状
態を示す制御情報を保持する保持手段と、前記保持手段
の出力によって前記入力部から前記入力信号の遅延出力
を得る手段とを備え、前記タイミング・パルスが停止し
た場合でも前記記憶部から雑音の抑制された信号を得る
ことを特徴とする雑音除去回路。２、前記論理部がＡＮ
Ｄゲートを有し、前記入力部の出力と前記入力信号との
ＡＮＤ信号を出力し、前記記憶部が前記ＡＮＤ信号によ
ってセット・リセットされる記憶回路を有することを特
徴とする請求項１記載の雑音除去回路。 ３、前記入力部が前記タイミング・パルスおよび前記保
持手段の出力の両方を受けるゲートと前記ゲートの出力
によって動作し前記入力信号を遅延させる遅延回路とを
含むことを特徴とする請求項２記載の雑音除去回路。 ４、前記入力部が前記タイミング・パルスによって動作
する第１の遅延手段と前記タイミング・パルスとは無関
係に動作する第２の遅延手段と前記入力信号を前記第１
および第２の遅延手段の両方へ印加する手段と前記第１
および第２の遅延手段の出力を前記保持手段の出力によ
って選択する選択手段とを有することを特徴とする請求
項２記載の雑音除去回路。 ５、請求項１、２、３または４記載の雑音除去回路と、
前記記憶部の出力のエッジ変化を検出するエッジ検出回
路とを備えたことを特徴とする割込み回路。 ６、前記エッジ検出回路の出力によってスタンバイ解除
信号を発生する手段を備えたことを特徴とする請求項５
記載の割込み回路。 ７、マイクロコンピュータに内蔵され外部入力による割
込み制御を行なう割込み回路において、請求項１、２、
３または４記載の雑音除去回路と、前記記憶部の出力の
エッジ変化を検出して割込み信号を発生させる手段と、
前記割込み信号によってスタンバイ解除信号を発生する
手段とを備えたことを特徴とする割込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185032A JP2666529B2 (ja) | 1990-07-12 | 1990-07-12 | 雑音除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185032A JP2666529B2 (ja) | 1990-07-12 | 1990-07-12 | 雑音除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0472808A true JPH0472808A (ja) | 1992-03-06 |
| JP2666529B2 JP2666529B2 (ja) | 1997-10-22 |
Family
ID=16163595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185032A Expired - Lifetime JP2666529B2 (ja) | 1990-07-12 | 1990-07-12 | 雑音除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666529B2 (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5150559A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd | |
| JPS57143919A (en) * | 1981-03-03 | 1982-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Waveform shaping circuit |
| JPS6141220A (ja) * | 1984-08-02 | 1986-02-27 | Nec Corp | デイジタル信号遅延回路 |
| JPS62176320A (ja) * | 1986-01-30 | 1987-08-03 | Oki Electric Ind Co Ltd | 半導体集積回路用入力回路 |
| JPS62261986A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | ノイズ除去能力を有するパルス計測回路 |
| JPS6439815A (en) * | 1987-08-05 | 1989-02-10 | Sharp Kk | Noise eliminating circuit |
| JPH01217634A (ja) * | 1988-02-26 | 1989-08-31 | Nec Corp | 多入力の割込み回路 |
-
1990
- 1990-07-12 JP JP2185032A patent/JP2666529B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5150559A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd | |
| JPS57143919A (en) * | 1981-03-03 | 1982-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Waveform shaping circuit |
| JPS6141220A (ja) * | 1984-08-02 | 1986-02-27 | Nec Corp | デイジタル信号遅延回路 |
| JPS62176320A (ja) * | 1986-01-30 | 1987-08-03 | Oki Electric Ind Co Ltd | 半導体集積回路用入力回路 |
| JPS62261986A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | ノイズ除去能力を有するパルス計測回路 |
| JPS6439815A (en) * | 1987-08-05 | 1989-02-10 | Sharp Kk | Noise eliminating circuit |
| JPH01217634A (ja) * | 1988-02-26 | 1989-08-31 | Nec Corp | 多入力の割込み回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2666529B2 (ja) | 1997-10-22 |
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