JPH046287B2 - - Google Patents
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- JPH046287B2 JPH046287B2 JP57071924A JP7192482A JPH046287B2 JP H046287 B2 JPH046287 B2 JP H046287B2 JP 57071924 A JP57071924 A JP 57071924A JP 7192482 A JP7192482 A JP 7192482A JP H046287 B2 JPH046287 B2 JP H046287B2
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- 230000005669 field effect Effects 0.000 description 30
- 238000005070 sampling Methods 0.000 description 13
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/425—Out-of-phase gating or clocking signals applied to counter stages using bistables
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は例えばデータ伝送系に用いて好適な
高速分周回路に関する。
高速分周回路に関する。
一般にデータ伝送系に使用されるマスタ・スレ
ーブ分周器ではマスタ側とスレーブ側を相互に逆
相の関係にある２つの駆動信号φ，で制御する
ようにしている。ところが従来回路の場合、第１
図に示すように第１の駆動信号φと第２の駆動信
号には位相誤差が生じ、この位相誤差のために
実質的に両信号の１サイクルの制御動作が終るの
には所定時間例えば第１図Ａに示すようにT1も
かかり、実質的に位相誤差零の場合に対して約1/
３の時間的無駄があり、高速化が困難であるとい
う欠点があつた。
ーブ分周器ではマスタ側とスレーブ側を相互に逆
相の関係にある２つの駆動信号φ，で制御する
ようにしている。ところが従来回路の場合、第１
図に示すように第１の駆動信号φと第２の駆動信
号には位相誤差が生じ、この位相誤差のために
実質的に両信号の１サイクルの制御動作が終るの
には所定時間例えば第１図Ａに示すようにT1も
かかり、実質的に位相誤差零の場合に対して約1/
３の時間的無駄があり、高速化が困難であるとい
う欠点があつた。
この発明は斯る点に鑑み、第１の駆動信号φと
第２の駆動信号の位相ずれを零となし、従来回
路で生じていたような無駄な時間を除去して高速
化が可能な高速分周回路を提供するものである。
第２の駆動信号の位相ずれを零となし、従来回
路で生じていたような無駄な時間を除去して高速
化が可能な高速分周回路を提供するものである。
以下、この発明の一実施例を第２図に基づいて
詳しく説明する。
詳しく説明する。
第２図において１は入力信号源、２はインバー
タ回路、３はプツシユプルインバータ回路であつ
て、これ等インバータ回路２とプツシユプルイン
バータ回路３によつてドライブアンプを構成して
いる。又４は所謂マスタ・スレーブ分周器と呼ば
れる例えば1/2分周器、５はセンスアンプである。
タ回路、３はプツシユプルインバータ回路であつ
て、これ等インバータ回路２とプツシユプルイン
バータ回路３によつてドライブアンプを構成して
いる。又４は所謂マスタ・スレーブ分周器と呼ば
れる例えば1/2分周器、５はセンスアンプである。
入力信号源１の一端は接地端子GNDに接続さ
れ、他端はコンデンサ１１を介してインバータ回
路２の電界効果トランジスタ２１ａのゲート端子
に接続される。トランジスタ２１ａのソース端子
は接地端子GNDに接続され、ドレイン端子は電
界効果トランジスタ２１ｂのソース端子−ドレイ
ン端子を介して正の電源端子VDDに接続され、ト
ランジスタ２１ｂのゲート端子とソース端子は相
互接続される。これらトランジスタ２１ａ及び２
１ｂによつて初段のいわゆるインバータを構成し
ている。又トランジスタ２１ａのドレイン端子と
トランジスタ２１ｂのソース端子の接続点が次段
のインバータを構成する電界効果トランジスタ２
２ａのゲート端子に接続され、このトランジスタ
２２ａのソース端子は接地端子GNDに接続され、
ドレイン端子は電界効果トランジスタ２２ｂのソ
ース端子−ドレイン端子を介して正の電源端子
VDDに接続され、トランジスタ２２ｂのゲート端
子とソース端子が相互接続される。トランジスタ
２２ａのドレイン端子とトランジスタ２２ｂのソ
ース端子の接続点が次段のインバータを構成する
電界効果トランジスタ２３ａのゲート端子に接続
され、トランジスタ２３ａのソース端子は接地端
子GNDに接続され、ドレイン端子は電界効果ト
ランジスタ２３ｂのソース端子−ドレイン端子を
介して正の電源端子VDDに接続され、トランジス
タ２３ｂのゲート端子とソース端子が相互接続さ
れる。同様にして電界効果トランジスタ２４ａと
２４ｂ、電界効果トランジスタ２５ａと２５ｂ、
電界効果トランジスタ２６ａと２６ｂ、電界効果
トランジスタ２７ａと２７ｂ、電界効果トランジ
スタ２８ａと２８ｂ、電界効果トランジスタ２９
ａと２９ｂが夫々インバータを構成し、縦続接続
される。尚トランジスタ２１ａ〜２９ａはインバ
ータの駆動素子として働くもので、例えばＮチヤ
ンネル・エンハンスメント形が用いられ、一方ト
ランジスタ２１ｂ〜２９ｂはインバータの負荷素
子として働くもので、例えばＮチヤンネル・デプ
レツシヨン形のものが使用される。
れ、他端はコンデンサ１１を介してインバータ回
路２の電界効果トランジスタ２１ａのゲート端子
に接続される。トランジスタ２１ａのソース端子
は接地端子GNDに接続され、ドレイン端子は電
界効果トランジスタ２１ｂのソース端子−ドレイ
ン端子を介して正の電源端子VDDに接続され、ト
ランジスタ２１ｂのゲート端子とソース端子は相
互接続される。これらトランジスタ２１ａ及び２
１ｂによつて初段のいわゆるインバータを構成し
ている。又トランジスタ２１ａのドレイン端子と
トランジスタ２１ｂのソース端子の接続点が次段
のインバータを構成する電界効果トランジスタ２
２ａのゲート端子に接続され、このトランジスタ
２２ａのソース端子は接地端子GNDに接続され、
ドレイン端子は電界効果トランジスタ２２ｂのソ
ース端子−ドレイン端子を介して正の電源端子
VDDに接続され、トランジスタ２２ｂのゲート端
子とソース端子が相互接続される。トランジスタ
２２ａのドレイン端子とトランジスタ２２ｂのソ
ース端子の接続点が次段のインバータを構成する
電界効果トランジスタ２３ａのゲート端子に接続
され、トランジスタ２３ａのソース端子は接地端
子GNDに接続され、ドレイン端子は電界効果ト
ランジスタ２３ｂのソース端子−ドレイン端子を
介して正の電源端子VDDに接続され、トランジス
タ２３ｂのゲート端子とソース端子が相互接続さ
れる。同様にして電界効果トランジスタ２４ａと
２４ｂ、電界効果トランジスタ２５ａと２５ｂ、
電界効果トランジスタ２６ａと２６ｂ、電界効果
トランジスタ２７ａと２７ｂ、電界効果トランジ
スタ２８ａと２８ｂ、電界効果トランジスタ２９
ａと２９ｂが夫々インバータを構成し、縦続接続
される。尚トランジスタ２１ａ〜２９ａはインバ
ータの駆動素子として働くもので、例えばＮチヤ
ンネル・エンハンスメント形が用いられ、一方ト
ランジスタ２１ｂ〜２９ｂはインバータの負荷素
子として働くもので、例えばＮチヤンネル・デプ
レツシヨン形のものが使用される。
そしてトランジスタ２９ａのドレイン端子とト
ランジスタ２９ｂのソース端子の接続的がプツシ
ユプルインバータ回路３の電界効果トランジスタ
３１ａのゲート端子に接続され、トランジスタ２
８ａのドレイン端子とトランジスタ２８ｂのソー
ス端子の接続点が電界効果トランジスタ３１ｂの
ゲート端子に接続される。トランジスタ３１ａの
ソース端子は接地端子GNDに接続され、ドレイ
ン端子はトランジスタ３１ｂのソース端子−ドレ
イン端子を介して電源端子VDDに接続される。又
トランジスタ３１ｂのゲート端子が電界効果トラ
ンジスタ３２ａのゲート端子に接続され、トラン
ジスタ３１ａのゲート端子が電界効果トランジス
タ３２ｂのゲート端子に接続される。そしてトラ
ンジスタ３２ａのソース端子が接地端子GNDに
接続され、ドレイン端子がトランジスタ３２ｂの
ソース端子−ドレイン端子を介して電源端子VDD
に接続される。これらのトランジスタ３１ａ，３
１ｂ及び３２ａ，３２ｂによりプツシユプルイン
バータ回路３の第１プツシユプルインバータを構
成している。又トランジスタ３２ａのドレイン端
子及びトランジスタ３２ｂのソース端子の接続点
が電界効果トランジスタ３３ａのゲート端子に接
続され、トランジスタ３１ａのドレイン端子及び
トランジスタ３１ｂのソース端子の接続的が電界
効果トランジスタ３３ｂのゲート端子に接続され
る。そしてトランジスタ３３ａのソース端子は接
地端子GNDに接続され、ドレイン端子はトラン
ジスタ３３ｂのソース端子−ドレイン端子を介し
て電源端子VDDに接続される。更にトランジスタ
３３ｂのゲート端子が電界効果トランジスタ３４
ａのゲート端子に接続され、トランジスタ３３ａ
のゲート端子が電界効果トランジスタ３４ｂのゲ
ート端子に接続される。そしてトランジスタ３４
ａのソース端子が接地端子GNDに接続され、ド
レイン端子がトランジスタ３４ｂのソース端子−
ドレイン端子を介して電源端子VDDに接続され
る。これらトランジスタ３３ａ，３３ｂ及びトラ
ンジスタ３４ａ３４ｂによりプツシユプルインバ
ータ回路３の第２のプツシユプルインバータを構
成している。尚トランジスタ３１ａ〜３４ａとし
ては例えばＮチヤンネル・エンハンスメント形の
ものが使用され、又トランジスタ３１ｂ〜３４ｂ
としてはＮチヤンネル・デプレツシヨン形のもの
が使用される。
ランジスタ２９ｂのソース端子の接続的がプツシ
ユプルインバータ回路３の電界効果トランジスタ
３１ａのゲート端子に接続され、トランジスタ２
８ａのドレイン端子とトランジスタ２８ｂのソー
ス端子の接続点が電界効果トランジスタ３１ｂの
ゲート端子に接続される。トランジスタ３１ａの
ソース端子は接地端子GNDに接続され、ドレイ
ン端子はトランジスタ３１ｂのソース端子−ドレ
イン端子を介して電源端子VDDに接続される。又
トランジスタ３１ｂのゲート端子が電界効果トラ
ンジスタ３２ａのゲート端子に接続され、トラン
ジスタ３１ａのゲート端子が電界効果トランジス
タ３２ｂのゲート端子に接続される。そしてトラ
ンジスタ３２ａのソース端子が接地端子GNDに
接続され、ドレイン端子がトランジスタ３２ｂの
ソース端子−ドレイン端子を介して電源端子VDD
に接続される。これらのトランジスタ３１ａ，３
１ｂ及び３２ａ，３２ｂによりプツシユプルイン
バータ回路３の第１プツシユプルインバータを構
成している。又トランジスタ３２ａのドレイン端
子及びトランジスタ３２ｂのソース端子の接続点
が電界効果トランジスタ３３ａのゲート端子に接
続され、トランジスタ３１ａのドレイン端子及び
トランジスタ３１ｂのソース端子の接続的が電界
効果トランジスタ３３ｂのゲート端子に接続され
る。そしてトランジスタ３３ａのソース端子は接
地端子GNDに接続され、ドレイン端子はトラン
ジスタ３３ｂのソース端子−ドレイン端子を介し
て電源端子VDDに接続される。更にトランジスタ
３３ｂのゲート端子が電界効果トランジスタ３４
ａのゲート端子に接続され、トランジスタ３３ａ
のゲート端子が電界効果トランジスタ３４ｂのゲ
ート端子に接続される。そしてトランジスタ３４
ａのソース端子が接地端子GNDに接続され、ド
レイン端子がトランジスタ３４ｂのソース端子−
ドレイン端子を介して電源端子VDDに接続され
る。これらトランジスタ３３ａ，３３ｂ及びトラ
ンジスタ３４ａ３４ｂによりプツシユプルインバ
ータ回路３の第２のプツシユプルインバータを構
成している。尚トランジスタ３１ａ〜３４ａとし
ては例えばＮチヤンネル・エンハンスメント形の
ものが使用され、又トランジスタ３１ｂ〜３４ｂ
としてはＮチヤンネル・デプレツシヨン形のもの
が使用される。
また、プツシユプルインバータ回路３の出力
側、例えばトランジスタ３４ａのドレイン側とイ
ンバータ回路２の入力側、例えばトランジスタ２
１ａのゲート端子との間に帰還用抵抗器１２を接
続し、プツシユプルインバータ回路３の出力信号
の直流成分をインバータ回路２の入力側に帰還す
ることにより、インバータ回路２及びプツシユプ
ルインバータ回路３の動作点の安定化をはかるよ
うにしている。
側、例えばトランジスタ３４ａのドレイン側とイ
ンバータ回路２の入力側、例えばトランジスタ２
１ａのゲート端子との間に帰還用抵抗器１２を接
続し、プツシユプルインバータ回路３の出力信号
の直流成分をインバータ回路２の入力側に帰還す
ることにより、インバータ回路２及びプツシユプ
ルインバータ回路３の動作点の安定化をはかるよ
うにしている。
分周期４はマスタ側のラツチ回路４１とサンプ
リング回路４２及びスレーブ側のラツチ回路４３
及びサンプリング回路４４からなる。ラツチ回路
４１にはラツチ部を構成する１対の電界効果トラ
ンジスタ４１ａ，４１ｂと電界効果トランジスタ
４１ｃ，４１ｄ及びゲート用の１対の電界効果ト
ランジスタ４１ｅ，４１ｆが設けられる。そして
トランジスタ４１ｃ，４１ａ，４１ｅは電源端子
VDDと接地端子GNDの間に直列接続され、同様に
トランジスタ４１ｄ，４１ｂ，４１ｆは電源端子
VDD、接地端子GNDの間に直列接続される。そし
てトランジスタ４１ａ，４１ｂの各ゲート端子が
相互接続され、トランジスタ４１ｂ，４１ｃの各
ゲート端子が相互接続される。又トランジスタ４
１ｃ，４１ｄの夫々のゲート端子とソース端子は
相互接続され、一方トランジスタ４１ｅと４１ｆ
の各ゲート端子は相互接続された後プツシユプル
インバータ回路３の一方の出力側例えばトランジ
スタ３３ａのドレイン端子とトランジスタ３３ｂ
のソース端子の接続点に接続される。尚トランジ
スタ４１ａ，４１ｂ，４１ｅ，４１ｆとしては、
例えばＮチヤンネル・エンハンスメント形のもの
が使用され、一方トランジスタ４１ｃ，４１ｄと
しては、例えばＮチヤンネル・デプレツシヨン形
のものが使用される。
リング回路４２及びスレーブ側のラツチ回路４３
及びサンプリング回路４４からなる。ラツチ回路
４１にはラツチ部を構成する１対の電界効果トラ
ンジスタ４１ａ，４１ｂと電界効果トランジスタ
４１ｃ，４１ｄ及びゲート用の１対の電界効果ト
ランジスタ４１ｅ，４１ｆが設けられる。そして
トランジスタ４１ｃ，４１ａ，４１ｅは電源端子
VDDと接地端子GNDの間に直列接続され、同様に
トランジスタ４１ｄ，４１ｂ，４１ｆは電源端子
VDD、接地端子GNDの間に直列接続される。そし
てトランジスタ４１ａ，４１ｂの各ゲート端子が
相互接続され、トランジスタ４１ｂ，４１ｃの各
ゲート端子が相互接続される。又トランジスタ４
１ｃ，４１ｄの夫々のゲート端子とソース端子は
相互接続され、一方トランジスタ４１ｅと４１ｆ
の各ゲート端子は相互接続された後プツシユプル
インバータ回路３の一方の出力側例えばトランジ
スタ３３ａのドレイン端子とトランジスタ３３ｂ
のソース端子の接続点に接続される。尚トランジ
スタ４１ａ，４１ｂ，４１ｅ，４１ｆとしては、
例えばＮチヤンネル・エンハンスメント形のもの
が使用され、一方トランジスタ４１ｃ，４１ｄと
しては、例えばＮチヤンネル・デプレツシヨン形
のものが使用される。
サンプリング回路４２は１対の電界効果トラン
ジスタ４２ａ，４２ｂとゲート用の電界効果トラ
ンジスタ４０ｃとからなり、トランジスタ４２
ａ，４２ｂの各ドレイン端子は夫々トランジスタ
４１ａ，４１ｂの各ドレイン端子に接続され、ト
ランジスタ４２ａ，４２ｂの各ソース端子は共通
接続された後トランジスタ４２ｃのドレイン端子
−ソース端子を介して接地端子GNDに接続され
る。そしてトランジスタ４２ｃのゲート端子はプ
ツシユプルインバータ回路３の他方の出力側例え
ばトランジスタ３４ａのドレイン端子とトランジ
スタ３４ｂのソース端子の接続点に接続される。
尚トランジスタ４２ａ，４２ｂ，４２ｃとして
は、例えばＮチヤンネル・エンハンスメント形の
ものが使用される。
ジスタ４２ａ，４２ｂとゲート用の電界効果トラ
ンジスタ４０ｃとからなり、トランジスタ４２
ａ，４２ｂの各ドレイン端子は夫々トランジスタ
４１ａ，４１ｂの各ドレイン端子に接続され、ト
ランジスタ４２ａ，４２ｂの各ソース端子は共通
接続された後トランジスタ４２ｃのドレイン端子
−ソース端子を介して接地端子GNDに接続され
る。そしてトランジスタ４２ｃのゲート端子はプ
ツシユプルインバータ回路３の他方の出力側例え
ばトランジスタ３４ａのドレイン端子とトランジ
スタ３４ｂのソース端子の接続点に接続される。
尚トランジスタ４２ａ，４２ｂ，４２ｃとして
は、例えばＮチヤンネル・エンハンスメント形の
ものが使用される。
又スレーブ側のラツチ回路４３はラツチ回路４
１同様ラツチ部を構成する一対の電界効果トラン
ジスタ４３ａ，４３ｂ及び電界効果トランジスタ
４３ｃ，４３ｄとゲート用の１対の電界効果トラ
ンジスタ４３ｅ，４３ｆからなる。そして電界効
果トランジスタ４３ｃ，４３ａ，４３ｅは電源端
子VDD及び接地端子GND間に直列に接続され、同
様にトランジスタ４３ｄ，４３ｂ，４３ｆは電源
端子VDDと接地端子GND間に直列に接続される。
そしてトランジスタ４３ａと４３ｄの各ゲート端
子が相互接続されると共にトランジスタ４３ｂと
４３ｃの各ゲート端子が相互接続される。又トラ
ンジスタ４３ｃと４３ｄの夫々ゲート端子とソー
ス端子は相互接続され、一方トランジスタ４３
ｅ，４３ｆの各ゲート端子は共通接続されてサン
プリング回路４２と同様にプツシユプルインバー
タ回路３の他方の出力側即ちトランジスタ３４ａ
のドレイン端子とトランジスタ３４ｂのソース端
子の接続点に接続される。又トランジスタ４３
ａ，４３ｂの各ドレイン端子は夫々マスタ側のサ
ンプリング回路４２のトランジスタ４２ａ，４２
ｂの各ゲート端子に夫々接続される。尚トランジ
スタ４３ａ，４３ｂ，４３ｅ，４３ｆとしては、
例えばＮチヤンネル・エンハンスメント形のもの
が使用され、一方トランジスタ４３ｃ，４３ｄと
しては、例えばＮチヤンネル・デプレツシヨン形
のものが使用される。
１同様ラツチ部を構成する一対の電界効果トラン
ジスタ４３ａ，４３ｂ及び電界効果トランジスタ
４３ｃ，４３ｄとゲート用の１対の電界効果トラ
ンジスタ４３ｅ，４３ｆからなる。そして電界効
果トランジスタ４３ｃ，４３ａ，４３ｅは電源端
子VDD及び接地端子GND間に直列に接続され、同
様にトランジスタ４３ｄ，４３ｂ，４３ｆは電源
端子VDDと接地端子GND間に直列に接続される。
そしてトランジスタ４３ａと４３ｄの各ゲート端
子が相互接続されると共にトランジスタ４３ｂと
４３ｃの各ゲート端子が相互接続される。又トラ
ンジスタ４３ｃと４３ｄの夫々ゲート端子とソー
ス端子は相互接続され、一方トランジスタ４３
ｅ，４３ｆの各ゲート端子は共通接続されてサン
プリング回路４２と同様にプツシユプルインバー
タ回路３の他方の出力側即ちトランジスタ３４ａ
のドレイン端子とトランジスタ３４ｂのソース端
子の接続点に接続される。又トランジスタ４３
ａ，４３ｂの各ドレイン端子は夫々マスタ側のサ
ンプリング回路４２のトランジスタ４２ａ，４２
ｂの各ゲート端子に夫々接続される。尚トランジ
スタ４３ａ，４３ｂ，４３ｅ，４３ｆとしては、
例えばＮチヤンネル・エンハンスメント形のもの
が使用され、一方トランジスタ４３ｃ，４３ｄと
しては、例えばＮチヤンネル・デプレツシヨン形
のものが使用される。
サンプリング回路４４はサンプリング回路４２
同様１対の電界効果トランジスタ４４ａ，４４ｂ
とゲート用の電界効果トランジスタ４４ｃとから
なり、トランジスタ４４ａ，４４ｂの各ドレイン
端子は夫夫トランジスタ４３ａのドレイン端子と
トランジスタ４２ａのゲート端子の接続点及びト
ランジスタ４３ｂのドレイン端子とトランジスタ
４２ｂのゲート端子の接続点に夫々接続され、ト
ランジスタ４４ａ，４４ｂの各ソース端子は共通
接続された後トランジスタ４４ｃのドレイン端子
−ソース端子を介して接地端子GNDに接続され
る。又トランジスタ４４ａ，４４ｂの各ゲート端
子は夫々トランジスタ４２ｂ，４２ａの各ドレイ
ン端子に接続されると共にトランジスタ４１ｂ，
４１ａの各ドレイン端子に接続され、トランジス
タ４４ｃのゲート端子はラツチ回路４１同様プツ
シユプルインバータ回路３の一方の出力側即ちト
ランジスタ３３ａのドレイン端子とトランジスタ
３３ｂのソース端子の接続点に接続される。尚、
トランジスタ４４ａ，４４ｂ，４４ｃとしては、
例えばＮチヤンネル・エンハンスメント形のもの
が使用される。
同様１対の電界効果トランジスタ４４ａ，４４ｂ
とゲート用の電界効果トランジスタ４４ｃとから
なり、トランジスタ４４ａ，４４ｂの各ドレイン
端子は夫夫トランジスタ４３ａのドレイン端子と
トランジスタ４２ａのゲート端子の接続点及びト
ランジスタ４３ｂのドレイン端子とトランジスタ
４２ｂのゲート端子の接続点に夫々接続され、ト
ランジスタ４４ａ，４４ｂの各ソース端子は共通
接続された後トランジスタ４４ｃのドレイン端子
−ソース端子を介して接地端子GNDに接続され
る。又トランジスタ４４ａ，４４ｂの各ゲート端
子は夫々トランジスタ４２ｂ，４２ａの各ドレイ
ン端子に接続されると共にトランジスタ４１ｂ，
４１ａの各ドレイン端子に接続され、トランジス
タ４４ｃのゲート端子はラツチ回路４１同様プツ
シユプルインバータ回路３の一方の出力側即ちト
ランジスタ３３ａのドレイン端子とトランジスタ
３３ｂのソース端子の接続点に接続される。尚、
トランジスタ４４ａ，４４ｂ，４４ｃとしては、
例えばＮチヤンネル・エンハンスメント形のもの
が使用される。
又センスアンプ５としては例えば電源間に夫々
並列関係に配された直列接続の一対の電界効果ト
ランジスタ５１ａと５１ｂ，５２ａと５２ｂ及び
５３ａと５３ｂからなり、トランジスタ５１ａ，
５２ａ，５３ａの各ソース端子は接地端子GND
に接続され、各ドレイン端子は夫々トランジスタ
５１ｂ，５２ｂ，５３ｂの各ソース端子−ドレイ
ン端子を介して電源端子VDDに接続される。トラ
ンジスタ５１ａのゲート端子はトランジスタ４３
ｂのゲート端子に接続され、トランジスタ５１ｂ
のゲート端子はトランジスタ４３ｂのドレイン端
子に接続される。又トランジスタ５１ａのドレイ
ン端子とトランジスタ５１ｂのソース端子の接続
点がトランジスタ５２ａのゲート端子に接続さ
れ、トランジスタ５２ｂのゲート端子とソース端
子は相互接続される。又トランジスタ５２ａのド
レイン端子とトランジスタ５２ｂのソース端子の
接続点がトランジスタ５３ａのゲート端子に接続
され、トランジスタ５３ｂのゲート端子とドレイ
ン端子は相互接続され、トランジスタ５３ａのド
レイン端子とトランジスタ５３ｂのソース端子の
接続点より次段への出力端子が取り出される。な
お、ここでトランジスタ５１ｂにも前段の出力信
号を供給するようにしているのはこのトランジス
タ５１ｂをソースフオロア的に働かすことによつ
て入力された信号にほぼ近似した出力信号をその
出力側に得るためである。これによつてデユーテ
イー50％のきれいな波形を得ることができる。
並列関係に配された直列接続の一対の電界効果ト
ランジスタ５１ａと５１ｂ，５２ａと５２ｂ及び
５３ａと５３ｂからなり、トランジスタ５１ａ，
５２ａ，５３ａの各ソース端子は接地端子GND
に接続され、各ドレイン端子は夫々トランジスタ
５１ｂ，５２ｂ，５３ｂの各ソース端子−ドレイ
ン端子を介して電源端子VDDに接続される。トラ
ンジスタ５１ａのゲート端子はトランジスタ４３
ｂのゲート端子に接続され、トランジスタ５１ｂ
のゲート端子はトランジスタ４３ｂのドレイン端
子に接続される。又トランジスタ５１ａのドレイ
ン端子とトランジスタ５１ｂのソース端子の接続
点がトランジスタ５２ａのゲート端子に接続さ
れ、トランジスタ５２ｂのゲート端子とソース端
子は相互接続される。又トランジスタ５２ａのド
レイン端子とトランジスタ５２ｂのソース端子の
接続点がトランジスタ５３ａのゲート端子に接続
され、トランジスタ５３ｂのゲート端子とドレイ
ン端子は相互接続され、トランジスタ５３ａのド
レイン端子とトランジスタ５３ｂのソース端子の
接続点より次段への出力端子が取り出される。な
お、ここでトランジスタ５１ｂにも前段の出力信
号を供給するようにしているのはこのトランジス
タ５１ｂをソースフオロア的に働かすことによつ
て入力された信号にほぼ近似した出力信号をその
出力側に得るためである。これによつてデユーテ
イー50％のきれいな波形を得ることができる。
次にこの第２図の回路動作を説明する。今入力
信号源１よりの入力信号はインバータ回路２の各
インバータにより順次反転されながら前段より後
段に伝送されていく。今インバータ回路２の後段
の２つのインバータの信号関係を考えると、トラ
ンジスタ２８ａの出力側に得られる信号S1とトラ
ンジスタ２９ａの出力側に得られる信号S2（1）
とは後者はトランジスタ２９ａを通つた分だけ信
号S1より位相的に遅いものである。そこで、これ
らの信号S1，S2を夫々第１のプツシユプルインバ
ータのトランジスタ３１ｂ，３２ａとトランジス
タ３２ｂ，３１ａに供給すると、トランジスタ３
１ａと３２ａの出力側には夫々出力信号S3及び出
力信号S4が取り出される。ここで、これらの出力
信号S3，S4は夫々入力信号S1，S2の合成された信
号で作り出されることに注目されたい。即ち例え
ば信号S3は信号S2より位相的に若干進んだ信号S1
がトランジスタ３１ｂのゲート端子に供給される
と共に逆に信号S1より位相的に若干遅い信号S2が
トランジスタ３１ａに供給されることにより作ら
れたものであり、一方出力信号S4は信号S1が同様
にしてトランジスタ３２ａのゲート端子に供給さ
れ、信号S2がトランジスタ３２ｂのゲート端子に
供給されて作られたものである。つまり出力信号
S3，S4は信号S1，S2の位相誤差分が相互に相殺さ
れた形で作られたものであり、従つて出力信号S3
とS4の位相誤差は実質的に０に近くなる。更にこ
れらの信号S3，S4を夫々入力信号として第２のプ
ツシユプルインバータのトランジスタ３３ｂ，３
４ａと３３ａ，３４ｂに供給することによりトラ
ンジスタ３３ａと３４ａの出力側には夫々出力信
号S5及びS6が取り出され、これらの出力信号S5及
びS6も上述の理由よりその位相誤差分が相殺さ
れ、信号S3，S4の場合より更に位相誤差の少ない
ものとなる。従つてプツシユプルインバータ回路
３の出力側には第１図Ｂに示すように実質的に相
互に逆相の関係にある位相誤差のない駆動信号
φ，の信号が取り出されることになる。このと
きの両信号の１サイクルの制御動作時間は第１図
Ｂに示すようにT2（＜T1）となり、これにより約
１／３の無駄な時間が除去され、高速化が達成でき
ることがわかる。
信号源１よりの入力信号はインバータ回路２の各
インバータにより順次反転されながら前段より後
段に伝送されていく。今インバータ回路２の後段
の２つのインバータの信号関係を考えると、トラ
ンジスタ２８ａの出力側に得られる信号S1とトラ
ンジスタ２９ａの出力側に得られる信号S2（1）
とは後者はトランジスタ２９ａを通つた分だけ信
号S1より位相的に遅いものである。そこで、これ
らの信号S1，S2を夫々第１のプツシユプルインバ
ータのトランジスタ３１ｂ，３２ａとトランジス
タ３２ｂ，３１ａに供給すると、トランジスタ３
１ａと３２ａの出力側には夫々出力信号S3及び出
力信号S4が取り出される。ここで、これらの出力
信号S3，S4は夫々入力信号S1，S2の合成された信
号で作り出されることに注目されたい。即ち例え
ば信号S3は信号S2より位相的に若干進んだ信号S1
がトランジスタ３１ｂのゲート端子に供給される
と共に逆に信号S1より位相的に若干遅い信号S2が
トランジスタ３１ａに供給されることにより作ら
れたものであり、一方出力信号S4は信号S1が同様
にしてトランジスタ３２ａのゲート端子に供給さ
れ、信号S2がトランジスタ３２ｂのゲート端子に
供給されて作られたものである。つまり出力信号
S3，S4は信号S1，S2の位相誤差分が相互に相殺さ
れた形で作られたものであり、従つて出力信号S3
とS4の位相誤差は実質的に０に近くなる。更にこ
れらの信号S3，S4を夫々入力信号として第２のプ
ツシユプルインバータのトランジスタ３３ｂ，３
４ａと３３ａ，３４ｂに供給することによりトラ
ンジスタ３３ａと３４ａの出力側には夫々出力信
号S5及びS6が取り出され、これらの出力信号S5及
びS6も上述の理由よりその位相誤差分が相殺さ
れ、信号S3，S4の場合より更に位相誤差の少ない
ものとなる。従つてプツシユプルインバータ回路
３の出力側には第１図Ｂに示すように実質的に相
互に逆相の関係にある位相誤差のない駆動信号
φ，の信号が取り出されることになる。このと
きの両信号の１サイクルの制御動作時間は第１図
Ｂに示すようにT2（＜T1）となり、これにより約
１／３の無駄な時間が除去され、高速化が達成でき
ることがわかる。
次に分周器４の動作を説明する。ラツチ回路４
１及び４３は駆動信号φがハイレベルのとき即ち
駆動信号がローレベルのとき、夫々ホールド状
態及びホールド解除状態にあり、一方駆動信号の
レベルが逆の場合は夫々ラツチ回路４１がホール
ド解除状態及びラツチ回路４３がホールド状態と
なるように動作する。今、駆動信号φ，が夫々
ローレベルとハイレベルになるとラツチ回路４１
はそのホールド状態を解除され、一方ラツチ回路
４３はホールド状態に入る。そしてサンプリング
回路４２のトランジスタ４２ｃがハイレベルの駆
動信号によりオンし、トランジスタ４２ａ及び
４２ｂがホールド状態にあるラツチ回路４３の出
力Q2，2によりオンし、これらのトランジスタ
４２ａ，４２ｂはラツチ回路４１のトランジスタ
４１ｃ及び４１ｄと夫夫インバータとして働ら
く。従つてトランジスタ４２ａの出力側には信号
Q2の反転した信号1が得られると共にトランジ
スタ４２ｂの出力側には信号2の反転した信号
Q1が得られる。即ちこのときのラツチ回路４１
の出力側にはラツチ回路４３の出力が夫々反転し
た出力が得られることになる。
１及び４３は駆動信号φがハイレベルのとき即ち
駆動信号がローレベルのとき、夫々ホールド状
態及びホールド解除状態にあり、一方駆動信号の
レベルが逆の場合は夫々ラツチ回路４１がホール
ド解除状態及びラツチ回路４３がホールド状態と
なるように動作する。今、駆動信号φ，が夫々
ローレベルとハイレベルになるとラツチ回路４１
はそのホールド状態を解除され、一方ラツチ回路
４３はホールド状態に入る。そしてサンプリング
回路４２のトランジスタ４２ｃがハイレベルの駆
動信号によりオンし、トランジスタ４２ａ及び
４２ｂがホールド状態にあるラツチ回路４３の出
力Q2，2によりオンし、これらのトランジスタ
４２ａ，４２ｂはラツチ回路４１のトランジスタ
４１ｃ及び４１ｄと夫夫インバータとして働ら
く。従つてトランジスタ４２ａの出力側には信号
Q2の反転した信号1が得られると共にトランジ
スタ４２ｂの出力側には信号2の反転した信号
Q1が得られる。即ちこのときのラツチ回路４１
の出力側にはラツチ回路４３の出力が夫々反転し
た出力が得られることになる。
そして駆動信号φ，が夫々ハイレベルよりロ
ーレベルに変わるとラツチ回路４１がサンプリン
グ状態よりホールド状態に変わる。即ちラツチ回
路４１は切換え前の状態をホールドすることにな
る。そしてこのラツチ回路４１のホールド状態が
ラツチ回路４３に送られる。つまり出力信号Q1，
Q1の反転した信号がラツチ回路４３に送られる
わけである。このようにしてラツチ回路４１と４
３は相互に逆相のデータを遺り取りしており、従
つて一方のラツチ回路より他方のラツチ回路をみ
た場合には一方のラツチ回路には他方のラツチ回
路から最初のデータの逆のものが送られてくるこ
とになる。つまり伝送信号が1/2分周されたこと
になる。
ーレベルに変わるとラツチ回路４１がサンプリン
グ状態よりホールド状態に変わる。即ちラツチ回
路４１は切換え前の状態をホールドすることにな
る。そしてこのラツチ回路４１のホールド状態が
ラツチ回路４３に送られる。つまり出力信号Q1，
Q1の反転した信号がラツチ回路４３に送られる
わけである。このようにしてラツチ回路４１と４
３は相互に逆相のデータを遺り取りしており、従
つて一方のラツチ回路より他方のラツチ回路をみ
た場合には一方のラツチ回路には他方のラツチ回
路から最初のデータの逆のものが送られてくるこ
とになる。つまり伝送信号が1/2分周されたこと
になる。
このようにして分周器４で1/2に分周出力信号
はセンスアンプ５を介して次段へ供給される。
はセンスアンプ５を介して次段へ供給される。
なお、ラツチ回路４１，４３及びサンプリング
回路４２，４４のゲート用のトランジスタは、こ
こでは前者には一対のトランジスタ、後者には単
一のトランジスタを用いているが、前者に単一の
トランジスタ、後者に一対のトランジスタ、又は
前者、後者共一対のトランジスタ、或いは前者、
後者共単一のトランジスタと任意の組合わせの態
様を取り得るものである。ただし、高速化を考慮
した場合、サンプリング回路では単一のトランジ
スタの方がサンプリング時間が早くなり、一方ラ
ツチ回路ではホールド状態よりホールド解除の時
間が高速化の場合問題となり、そこで一対のトラ
ンジスタを用いた方がラツチ解除の時間が早くな
る。従つて、本実施例における構成は高速化に対
して最も好ましい配置状態と言えるものである。
回路４２，４４のゲート用のトランジスタは、こ
こでは前者には一対のトランジスタ、後者には単
一のトランジスタを用いているが、前者に単一の
トランジスタ、後者に一対のトランジスタ、又は
前者、後者共一対のトランジスタ、或いは前者、
後者共単一のトランジスタと任意の組合わせの態
様を取り得るものである。ただし、高速化を考慮
した場合、サンプリング回路では単一のトランジ
スタの方がサンプリング時間が早くなり、一方ラ
ツチ回路ではホールド状態よりホールド解除の時
間が高速化の場合問題となり、そこで一対のトラ
ンジスタを用いた方がラツチ解除の時間が早くな
る。従つて、本実施例における構成は高速化に対
して最も好ましい配置状態と言えるものである。
上述の如くこの発明によれば、位相誤差分を実
質的に零とされた相互に逆相関係にある２つの駆
動信号を発生し得るプツシユプルインバータによ
りマスタ・スレーブ分周器を駆動するようにした
ので、従来２つの駆動信号間に生じた位相誤差に
よる無駄な時間を解消することができ、もつて高
速化伝送が可能となる。
質的に零とされた相互に逆相関係にある２つの駆
動信号を発生し得るプツシユプルインバータによ
りマスタ・スレーブ分周器を駆動するようにした
ので、従来２つの駆動信号間に生じた位相誤差に
よる無駄な時間を解消することができ、もつて高
速化伝送が可能となる。
またプツシユプルインバータの出力の直流成分
をインバータの入力側に帰還するようにしたの
で、インバータ及びプツシユプルインバータから
成るドライブアンプの動作点が安定化され、従来
回路で生じていたハイレベル、ローレベルのアン
バランスによりその状態が増幅されていずれか一
方のレベル側にへばりついてしまう現象も解消さ
れる。
をインバータの入力側に帰還するようにしたの
で、インバータ及びプツシユプルインバータから
成るドライブアンプの動作点が安定化され、従来
回路で生じていたハイレベル、ローレベルのアン
バランスによりその状態が増幅されていずれか一
方のレベル側にへばりついてしまう現象も解消さ
れる。
上述の実施例では、マスタ・スレーブ分周器と
して1/2分周器の場合に付いて説明したが、ラツ
チ回路、サンプリング回路を増やす等して1/4分
周器、1/6分周器等その他の分周器にも同様に適
用できる。
して1/2分周器の場合に付いて説明したが、ラツ
チ回路、サンプリング回路を増やす等して1/4分
周器、1/6分周器等その他の分周器にも同様に適
用できる。
第１図はこの発明を従来回路の動作と対比して
説明するための線図、第２図はこの発明の一実施
例を示す接続図である。 １は入力信号源、２はインバータ回路、３はプ
ツシユプルインバータ回路、４は1/2分周器（マ
スタースレーブ分周器）、５はセンスアンプであ
る。
説明するための線図、第２図はこの発明の一実施
例を示す接続図である。 １は入力信号源、２はインバータ回路、３はプ
ツシユプルインバータ回路、４は1/2分周器（マ
スタースレーブ分周器）、５はセンスアンプであ
る。
Claims (1)
- １ 入力信号源が接続される少なくとも１個のイ
ンバータと、このインバータの複数の出力信号を
合成する少なくとも１個のプツシユプルインバー
タと、このプツシユプルインバータの出力信号に
より駆動されるマスタ・スレーブ分周器とを備
え、上記プツシユプルインバータの出力信号の直
流成分を上記インバータの入力側に帰還して上記
インバータ及び上記プツシユプルインバータの動
作点を安定化するようにしたことを特徴とする高
速分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192482A JPS58188936A (ja) | 1982-04-28 | 1982-04-28 | 高速分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192482A JPS58188936A (ja) | 1982-04-28 | 1982-04-28 | 高速分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58188936A JPS58188936A (ja) | 1983-11-04 |
| JPH046287B2 true JPH046287B2 (ja) | 1992-02-05 |
Family
ID=13474561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7192482A Granted JPS58188936A (ja) | 1982-04-28 | 1982-04-28 | 高速分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58188936A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853220A (ja) * | 1981-09-25 | 1983-03-29 | Nippon Telegr & Teleph Corp <Ntt> | 逆相信号発生回路 |
-
1982
- 1982-04-28 JP JP7192482A patent/JPS58188936A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853220A (ja) * | 1981-09-25 | 1983-03-29 | Nippon Telegr & Teleph Corp <Ntt> | 逆相信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58188936A (ja) | 1983-11-04 |
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