JPH0461253A - 半導体装置の素子分離方法 - Google Patents
半導体装置の素子分離方法Info
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- JPH0461253A JPH0461253A JP17174290A JP17174290A JPH0461253A JP H0461253 A JPH0461253 A JP H0461253A JP 17174290 A JP17174290 A JP 17174290A JP 17174290 A JP17174290 A JP 17174290A JP H0461253 A JPH0461253 A JP H0461253A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１−導体装置の素子分離方法に関するもので
ある。
ある。
（従来の技術）
旧Ｓ構造を有する半導体装置の素子分離領域を形成する
方法として、シリコン窒化膜（Ｓｉ：＋Ｌ４膜）からな
る耐酸化膜をマスクとして用いるＬＯＣＯＳ法（選択酸
化法）が広く採用されている。以下、このＬＯＣＯ３法
の工程を示す第２回を参照して、Ｌ ＯＣＯＳ法につい
て簡単に説明する。
方法として、シリコン窒化膜（Ｓｉ：＋Ｌ４膜）からな
る耐酸化膜をマスクとして用いるＬＯＣＯＳ法（選択酸
化法）が広く採用されている。以下、このＬＯＣＯ３法
の工程を示す第２回を参照して、Ｌ ＯＣＯＳ法につい
て簡単に説明する。
シリコン基板２１の表面に、シリコン酸化膜（Ｓｉ（ｈ
膜） ２２＝ ５ｉＪａ膜２３をこの順に形成した後、
後に素子分離領域となる部分のＳｉｎ、膜２２及びＳｉ
３Ｎ、膜２３を選択的エツチングにより除去して開口２
４を形成する（第２図（ｄ））。この間Ｌ１２４が形成
された部分が、後に素子分離ｚｎ域が形成される領域Ｑ
Ｌ、対応、している。次に、熱酸化処理を施して１．５
ｒＯｚ膜２２及びＳｉ：＋Ｎｎ膜２３が覆われていない
部分、つまり開Ｄ２４を介し、て露出している部分のシ
リコン基板２１を選択的に酸化り、、、ＳｉＯ□膜２５
全２５する（第２図（ｂ））。５ｉ３Ｎａ膜２３及びそ
のＦ方の５ｉＯｚ膜を除去し。
膜） ２２＝ ５ｉＪａ膜２３をこの順に形成した後、
後に素子分離領域となる部分のＳｉｎ、膜２２及びＳｉ
３Ｎ、膜２３を選択的エツチングにより除去して開口２
４を形成する（第２図（ｄ））。この間Ｌ１２４が形成
された部分が、後に素子分離ｚｎ域が形成される領域Ｑ
Ｌ、対応、している。次に、熱酸化処理を施して１．５
ｒＯｚ膜２２及びＳｉ：＋Ｎｎ膜２３が覆われていない
部分、つまり開Ｄ２４を介し、て露出している部分のシ
リコン基板２１を選択的に酸化り、、、ＳｉＯ□膜２５
全２５する（第２図（ｂ））。５ｉ３Ｎａ膜２３及びそ
のＦ方の５ｉＯｚ膜を除去し。
て、素子分離領域の形成を完ｒする（第２図（（≧））
。
。
Ｊ二連の形成方法では、シリコン基板２１を直接酸化し
て、素子分離領域を構成する厚いＳｉＯ□膜２５全２５
しているので、Ｓｉｎ、膜２５の成長がＳｉ３Ｎ４膜２
３のＦ方に侵入するバーズビークが避けられない。
て、素子分離領域を構成する厚いＳｉＯ□膜２５全２５
しているので、Ｓｉｎ、膜２５の成長がＳｉ３Ｎ４膜２
３のＦ方に侵入するバーズビークが避けられない。
従って、マスクの寸法よりも素子分離領域の幅が大きく
なるという難点があり、例えば素子領域に？１Ｏ５ＦＥ
Ｔを形成した場合には、トランジスタのチャネル幅が縮
小して狭チャネル現象が問題となる。
なるという難点があり、例えば素子領域に？１Ｏ５ＦＥ
Ｔを形成した場合には、トランジスタのチャネル幅が縮
小して狭チャネル現象が問題となる。
このような難点を解消する方法が種々提案されており、
特開昭６４−８９４４４号公報にもその−・例が開示さ
れている。以下、この特開昭６４−８９４４４号公報に
開示された素子分離領域形成方法Ｃ１〕“、曇８′、そ
の丁１頃４４、す第３図を参照しこ説明する。
特開昭６４−８９４４４号公報にもその−・例が開示さ
れている。以下、この特開昭６４−８９４４４号公報に
開示された素子分離領域形成方法Ｃ１〕“、曇８′、そ
の丁１頃４４、す第３図を参照しこ説明する。
シリＳボン基板３１の表面Ｃ二ＳｉＯ□膜３２．５ｉＪ
−膜３；３をこの順に形成しまた後、後Ｃご素子分離領
域となる部分の５ｉ０２膜３２及び５ｉ３Ｌ膜３３を選
択画工５．（ングにより除去して開１１３４を形成する
（第３図（ａｌ）。
−膜３；３をこの順に形成しまた後、後Ｃご素子分離領
域となる部分の５ｉ０２膜３２及び５ｉ３Ｌ膜３３を選
択画工５．（ングにより除去して開１１３４を形成する
（第３図（ａｌ）。
この間［］２４が形成された部分が、後Ｃコ素子分離領
域が形成される領域に月応し、ている。次に、開口３４
を介して露出しているシリコン基板３１の表向ニ多結晶
シリコン膜３５を選択的に成長させる（第３図（１１）
）。次いで、多結晶シリコン膜３５に熱酸化処理を施し
て、厚いＳｉＯ□膜３６全３６する（第３図（Ｃ））。
域が形成される領域に月応し、ている。次に、開口３４
を介して露出しているシリコン基板３１の表向ニ多結晶
シリコン膜３５を選択的に成長させる（第３図（１１）
）。次いで、多結晶シリコン膜３５に熱酸化処理を施し
て、厚いＳｉＯ□膜３６全３６する（第３図（Ｃ））。
最後に５ｉＪｎ膜３３及びそのＦ方のＳｉＯ□膜を除去
して、素子分離領域の形成を完了する（第３図（ｄ））
。
して、素子分離領域の形成を完了する（第３図（ｄ））
。
」−５述した方法では、素子分離 Ｆｉｆｆ域となる部
分に選択的に形成した多結晶シリコン膜３５を酸化し７
て、素子分離領域を構成する厚い５ｉ０２膜３６を形成
しているので、５ｉｌＮ、膜３３の下方に延びるバーズ
ビークを軽減することができる。ところが、多結晶シリ
コン膜３５を選択成長させるので、５ｉ０２膜３２及び
Ｓｉ、＋Ｎ、膜３３のエツジ部分と多結晶ンリコン膜３
５との間に隙間が生し、その後の酸化工程において酸化
種がこの隙間に入り込み、シリコン基板３１の横方向へ
の酸化が起こってバーズビークが発生ずるという難点が
ある。この結果、この方法においても狭チャネル現象、
７例えばトランジスタにおいてし２きい値電圧が不安定
となることを解決することは困難である。
分に選択的に形成した多結晶シリコン膜３５を酸化し７
て、素子分離領域を構成する厚い５ｉ０２膜３６を形成
しているので、５ｉｌＮ、膜３３の下方に延びるバーズ
ビークを軽減することができる。ところが、多結晶シリ
コン膜３５を選択成長させるので、５ｉ０２膜３２及び
Ｓｉ、＋Ｎ、膜３３のエツジ部分と多結晶ンリコン膜３
５との間に隙間が生し、その後の酸化工程において酸化
種がこの隙間に入り込み、シリコン基板３１の横方向へ
の酸化が起こってバーズビークが発生ずるという難点が
ある。この結果、この方法においても狭チャネル現象、
７例えばトランジスタにおいてし２きい値電圧が不安定
となることを解決することは困難である。
本発明はかかる事情に鑑みてなされたものであり、素子
分離領域を形成する際に生じるバーズビークを大幅に軽
減でき、チャネル幅が微細で・あるトランジスタを形成
した場合においても狭チャネル現象におけるしきい値電
圧の不安定性を解消できる半導体装置の素子分離方法を
従供することを目的とする。
分離領域を形成する際に生じるバーズビークを大幅に軽
減でき、チャネル幅が微細で・あるトランジスタを形成
した場合においても狭チャネル現象におけるしきい値電
圧の不安定性を解消できる半導体装置の素子分離方法を
従供することを目的とする。
本発明に係る半導体装置の素子分離方法は、素子分離領
域となる領域以外のシリコン基板上に、シリコン酸化膜
及びシリコン窒化膜をこの１１問に積層形成する工程と
、全域Ｑこ多結晶シリコン層を形成する工程と、該多結
晶シリコン層にシリコンイオンを注入して非晶質シリコ
ン層に変える工程と、熱処理を施して、該非晶質シリコ
ン層を前記ノリコン基板側から再結晶化し、素子分離領
域となる領域の前記シリコン基板上に単結晶シリコンｊ
り非晶質シリコン層の２層構造を形成する」二枚と、熱
酸化処理により、シリコン酸化膜を成長さセる工程と、
該シリコン酸化膜を除去して、素子分離領域となる領域
の前記シリコン基板上に単結晶シリコン層のみを残存さ
せる工程と、該単結晶シリコン層に熱酸化処理を施して
、シリコン酸化膜を成長させる工程と、前記シリコン窒
化膜及びその下方のシリコン酸化膜を除去する工程とを
有することを特徴とする。
域となる領域以外のシリコン基板上に、シリコン酸化膜
及びシリコン窒化膜をこの１１問に積層形成する工程と
、全域Ｑこ多結晶シリコン層を形成する工程と、該多結
晶シリコン層にシリコンイオンを注入して非晶質シリコ
ン層に変える工程と、熱処理を施して、該非晶質シリコ
ン層を前記ノリコン基板側から再結晶化し、素子分離領
域となる領域の前記シリコン基板上に単結晶シリコンｊ
り非晶質シリコン層の２層構造を形成する」二枚と、熱
酸化処理により、シリコン酸化膜を成長さセる工程と、
該シリコン酸化膜を除去して、素子分離領域となる領域
の前記シリコン基板上に単結晶シリコン層のみを残存さ
せる工程と、該単結晶シリコン層に熱酸化処理を施して
、シリコン酸化膜を成長させる工程と、前記シリコン窒
化膜及びその下方のシリコン酸化膜を除去する工程とを
有することを特徴とする。
Ｃ作用〕
本発明の半導体装置の素子分離方法にあっては、素子分
ｍ領域となる領域においてのみ単結晶シリコン層が埋込
まれた構造を形成する。そして、この単結晶シリコン層
に熱酸化処理を施して、素子分離領域を構成するシリコ
ン酸化膜を形成する。
ｍ領域となる領域においてのみ単結晶シリコン層が埋込
まれた構造を形成する。そして、この単結晶シリコン層
に熱酸化処理を施して、素子分離領域を構成するシリコ
ン酸化膜を形成する。
この際、横力向−・の酸化、−）まりシリ−７ン窒化膜
ｔ一方への酸化が抑制され１、バーズビークは大幅６．
τ軽減される。
ｔ一方への酸化が抑制され１、バーズビークは大幅６．
τ軽減される。
以Ｆ、本発明をその実施例を示す図面Ｃご基ブいて具体
的に説明す゛る。第１図は、ｎチャネルＭＯ５ＦＥＴを
製造する際における、本発明のに程を示″す断面図であ
る。
的に説明す゛る。第１図は、ｎチャネルＭＯ５ＦＥＴを
製造する際における、本発明のに程を示″す断面図であ
る。
まず、ｐ型シリコン基ｖｉ１の後に素子を形成づる領域
にのみＳｉｎ□膜２． Ｓｉ：＋Ｎ４膜３４パターン形
成するく第１図（ａ））。具体的には、以トのような手
順を施す。シリコン基板１を１０００″Ｃ，０７：雰囲
気にて酸化してＳｉＯ□膜を形成した後、Ｎ■、と８１
１１□Ｃ１□とを用いた減圧ＣＶＯ法により５ｉＪａ膜
を１０００人堆積する。フォトレジストをパターン形成
した後、プラズマエツチング法により５ｉＪａ膜庖エツ
チングし、５％のＨＦ溶液を用いてＳｉＯ□膜をエツチ
ングする。次に、イオン注入法により、ホウ素イオンを
４０ｋｅＪ Ｉ Ｘ１０’３Ｃ１Ｂ−２の条件にて注入
し、’７オトレジストを除去した後、１０００℃＋ＮＺ
雰囲気にて熱処理を施す （第１図山））。
にのみＳｉｎ□膜２． Ｓｉ：＋Ｎ４膜３４パターン形
成するく第１図（ａ））。具体的には、以トのような手
順を施す。シリコン基板１を１０００″Ｃ，０７：雰囲
気にて酸化してＳｉＯ□膜を形成した後、Ｎ■、と８１
１１□Ｃ１□とを用いた減圧ＣＶＯ法により５ｉＪａ膜
を１０００人堆積する。フォトレジストをパターン形成
した後、プラズマエツチング法により５ｉＪａ膜庖エツ
チングし、５％のＨＦ溶液を用いてＳｉＯ□膜をエツチ
ングする。次に、イオン注入法により、ホウ素イオンを
４０ｋｅＪ Ｉ Ｘ１０’３Ｃ１Ｂ−２の条件にて注入
し、’７オトレジストを除去した後、１０００℃＋ＮＺ
雰囲気にて熱処理を施す （第１図山））。
Ｓ ｉ Ｈ−の熱分解による減圧ＣＶＩ）法に、こ゛、
多結晶ソリコン層４を３５００人堆積する（第１図（Ｃ
））。後に素子分離領域となる部分ではシリニ１ン基板
１１−乙こ直接多結晶シリコン層４が堆積される。シリ
ニに／イメンを１６０ｋｃうν、５Ｘ１０”印″″の条
件にてｉｔ Ｋｕ、多結晶シリコンＮ４内の格子を切断
して多結晶シリコン層４を非晶質化し１．非晶質う・す
、“］ン層Ｆ）池−する（第１図（ｄ））。
多結晶ソリコン層４を３５００人堆積する（第１図（Ｃ
））。後に素子分離領域となる部分ではシリニ１ン基板
１１−乙こ直接多結晶シリコン層４が堆積される。シリ
ニに／イメンを１６０ｋｃうν、５Ｘ１０”印″″の条
件にてｉｔ Ｋｕ、多結晶シリコンＮ４内の格子を切断
して多結晶シリコン層４を非晶質化し１．非晶質う・す
、“］ン層Ｆ）池−する（第１図（ｄ））。
８００″ｔ：：：、Ｓ２雰囲気にて熱処理を施しア、非
晶質シリコン層５の一部苓単結晶化する。、１１−品質
〕゛／リコン層５は、シリコン基板１との接触部からＦ
に向かって再結晶化が進み、シリコン基板１例の一部が
単結晶シリコン層６となる（第１図（ｅ））。１０００
’ｃＪ、ｏ雰囲気にて熱酸化して、ＳｉＯ□膜７を形成
する。非晶質シリコンの酸化速度は単結晶シリ：１ンの
酸化速度の２〜３倍であるので、このよ・うな熱酸化処
理において、非晶質シリコン層５はずべて５ｉ０２膜７
に変化するが、単結晶シリコン層６ばそのＦ部がＳｉＯ
□膜７に変化しぞの下部は単結晶シリコン層６として残
存する（第１図（「））。
晶質シリコン層５の一部苓単結晶化する。、１１−品質
〕゛／リコン層５は、シリコン基板１との接触部からＦ
に向かって再結晶化が進み、シリコン基板１例の一部が
単結晶シリコン層６となる（第１図（ｅ））。１０００
’ｃＪ、ｏ雰囲気にて熱酸化して、ＳｉＯ□膜７を形成
する。非晶質シリコンの酸化速度は単結晶シリ：１ンの
酸化速度の２〜３倍であるので、このよ・うな熱酸化処
理において、非晶質シリコン層５はずべて５ｉ０２膜７
に変化するが、単結晶シリコン層６ばそのＦ部がＳｉＯ
□膜７に変化しぞの下部は単結晶シリコン層６として残
存する（第１図（「））。
５％肝溶液を用いてＳｉｎ、膜７をエツチング除去する
。そうすると、後に素子分離領域となる部分にのみ単、
結晶シリコン層６が埋め込まれた構造が形成される（第
１図（ｇ））。１０００℃、ＨｚＯ雰囲気にて熱酸化し
て、厚さ７０００人の素子分離領域用の５ｉＯｚ膜８を
形成−する。この際、５ｉＪ４膜３の士力への横方向の
酸化は抑制される（第１図（ｈ））。最後に、プラズマ
エツチング法によってＳｉ３Ｎ４膜３庖エツチング除去
し、５％）ＩＦ温溶液用いて５ｉｉＮ、膜３ト方の５ｉ
Ｏｚ膜、つまり素子領域における５ｉＯｚ膜をエツチン
グ除去して、素子分離領域の形成を完ｒする（第１図（
１））。
。そうすると、後に素子分離領域となる部分にのみ単、
結晶シリコン層６が埋め込まれた構造が形成される（第
１図（ｇ））。１０００℃、ＨｚＯ雰囲気にて熱酸化し
て、厚さ７０００人の素子分離領域用の５ｉＯｚ膜８を
形成−する。この際、５ｉＪ４膜３の士力への横方向の
酸化は抑制される（第１図（ｈ））。最後に、プラズマ
エツチング法によってＳｉ３Ｎ４膜３庖エツチング除去
し、５％）ＩＦ温溶液用いて５ｉｉＮ、膜３ト方の５ｉ
Ｏｚ膜、つまり素子領域における５ｉＯｚ膜をエツチン
グ除去して、素子分離領域の形成を完ｒする（第１図（
１））。
以上詳述したよ・うに本発明では、シリコン基板上の素
子分離領域となる部分に選択的に形成した単結晶シリコ
ン層を酸化し、て素子分離領域を構成するシリコン酸化
膜を形成するようにしたので、バーズビークの発生を大
幅に軽減でき、この結果、チャネル幅が微細なトランジ
スタを作製する場合においても狭チャネル現象を抑制し
て、狭チャネル現象に件・）シきい値電圧の不安定性を
解消することがｉＪ能である等、本発明は優れた効果を
奉する。
子分離領域となる部分に選択的に形成した単結晶シリコ
ン層を酸化し、て素子分離領域を構成するシリコン酸化
膜を形成するようにしたので、バーズビークの発生を大
幅に軽減でき、この結果、チャネル幅が微細なトランジ
スタを作製する場合においても狭チャネル現象を抑制し
て、狭チャネル現象に件・）シきい値電圧の不安定性を
解消することがｉＪ能である等、本発明は優れた効果を
奉する。
第１図は本発明に係る半導体装置の素子分離力法の工程
を示す断面図、第２図、第３し１は従来の半導体装置の
素子分離力法の工程を示す断面図である。 １・・・シリコン基板 ２・・・シリコン酸化膜（Ｓｉ
Ｏｘ膜） ３・・・シリコン窒化膜（ｓｉ３Ｎａ膜）
４・・・多結晶ユ゛／リニ１ン層 ５・・・非晶質シ
リコン層 ６・・・ψ結晶シリコン層 ７・・・シリコ
ン酸化膜（Ｓｉｎ２膜）８・・・シリコン酸化膜（Ｓｉ
Ｏ□膜）特 許 出願人 住友金属」゛、業株代会社
代理人 弁理１ 河 野 登 夫−・？３ぴ）
１１ｖ本） 笛 図 −’、、ＱＳ 、Ｏ，！ ｇ（ＳｉＯ２，） 斌 図
を示す断面図、第２図、第３し１は従来の半導体装置の
素子分離力法の工程を示す断面図である。 １・・・シリコン基板 ２・・・シリコン酸化膜（Ｓｉ
Ｏｘ膜） ３・・・シリコン窒化膜（ｓｉ３Ｎａ膜）
４・・・多結晶ユ゛／リニ１ン層 ５・・・非晶質シ
リコン層 ６・・・ψ結晶シリコン層 ７・・・シリコ
ン酸化膜（Ｓｉｎ２膜）８・・・シリコン酸化膜（Ｓｉ
Ｏ□膜）特 許 出願人 住友金属」゛、業株代会社
代理人 弁理１ 河 野 登 夫−・？３ぴ）
１１ｖ本） 笛 図 −’、、ＱＳ 、Ｏ，！ ｇ（ＳｉＯ２，） 斌 図
Claims (1)
- 【特許請求の範囲】 １、素子分離領域となる領域以外のシリコン基板上に、
シリコン酸化膜及びシリコン窒化膜をこの順に積層形成
する工程と、 全域に多結晶シリコン層を形成する工程と、該多結晶シ
リコン層にシリコンイオンを注入して非晶質シリコン層
に変える工程と、 熱処理を施して、該非晶質シリコン層を前記シリコン基
板側から再結晶化し、素子分離領域となる領域の前記シ
リコン基板上に単結晶シリコン層、非晶質シリコン層の
２層構造を形成する工程と、 熱酸化処理により、シリコン酸化膜を成長させる工程と
、 該シリコン酸化膜を除去して、素子分離領域となる領域
の前記シリコン基板上に単結晶シリコン層のみを残存さ
せる工程と、 該単結晶シリコン層に熱酸化処理を施して、シリコン酸
化膜を成長させる工程と、 前記シリコン窒化膜及びその下方のシリコン酸化膜を除
去する工程と を有することを特徴とする半導体装置の素子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17174290A JPH0461253A (ja) | 1990-06-28 | 1990-06-28 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17174290A JPH0461253A (ja) | 1990-06-28 | 1990-06-28 | 半導体装置の素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461253A true JPH0461253A (ja) | 1992-02-27 |
Family
ID=15928846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17174290A Pending JPH0461253A (ja) | 1990-06-28 | 1990-06-28 | 半導体装置の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003805A (ko) * | 1995-06-26 | 1997-01-29 | 김주용 | 반도체소자 제조방법 |
-
1990
- 1990-06-28 JP JP17174290A patent/JPH0461253A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003805A (ko) * | 1995-06-26 | 1997-01-29 | 김주용 | 반도체소자 제조방법 |
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