JPH0455331B2 - - Google Patents

Info

Publication number
JPH0455331B2
JPH0455331B2 JP58138857A JP13885783A JPH0455331B2 JP H0455331 B2 JPH0455331 B2 JP H0455331B2 JP 58138857 A JP58138857 A JP 58138857A JP 13885783 A JP13885783 A JP 13885783A JP H0455331 B2 JPH0455331 B2 JP H0455331B2
Authority
JP
Japan
Prior art keywords
substrate
resistance
semiconductor substrate
main surface
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58138857A
Other languages
English (en)
Other versions
JPS6031231A (ja
Inventor
Yoshiaki Matsushita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP58138857A priority Critical patent/JPS6031231A/ja
Priority to IT22056/84A priority patent/IT1220993B/it
Priority to DE19843427977 priority patent/DE3427977A1/de
Publication of JPS6031231A publication Critical patent/JPS6031231A/ja
Priority to US07/057,672 priority patent/US4885257A/en
Publication of JPH0455331B2 publication Critical patent/JPH0455331B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2905—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P36/00—Gettering within semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P36/00—Gettering within semiconductor bodies
    • H10P36/03—Gettering within semiconductor bodies within silicon bodies
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/003—Anneal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/024—Defect control-gettering and annealing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/06—Gettering
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/076—Implant
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/083—Ion implantation, general
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/097—Lattice strain and defects
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/127—Process induced defects

Landscapes

  • Recrystallisation Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体基板の製造方法に関し、特に
MOSLSIの製造に適した半導体基体の製造方法
に係る。
〔発明の技術的背景とその問題点〕
MOSLSI等の半導体装置の製造に用いられる
半導体基板としては、従来より半導体基板（ウエ
ハ）の内部に微小欠陥を形成し、表面付近を無欠
陥にしたイントリシツク・ゲツタリング（IG）
作用を有するIGウエハ、或いは低抵抗の半導体
基板上に高抵抗の半導体層をエピタキシヤル成長
させたエピタキシヤルウエハ、が知られている。
前者のIGウエハはゲツタリング作用を内部に有
し、プロセスによりその能力は失なわれず、
OSFの発生を防止できるので、接合リーク防止
等に効果がみられる。一方、エピタキシヤルウエ
ハは基板抵抗を下げることにより、基板側でのラ
イフタイムを極端に下げることが可能であり、基
板内に偶発的に発生する電子の拡散長を下げるた
め、ポーズタイムに対して効果がみられる。
そこで、最近、両者の特性を生かすために第１
図に示す如く内部に微小欠陥１…を形成した低抵
抗の例えばp+型IGウエハ２の表面上に高抵抗の
ｐ型半導体層３をエピタキシヤル成長させた半導
体基板が提案されている。こうした半導体基板で
はIG効果のために半導体層３中にみられる積層
欠陥やシヤローピツトも減少し、半導体層３の完
全性も向上する。
しかしながら、上記構造の半導体基板では第２
図に示す如くp+型のIGウエハとｐ型半導体層と
の接合でのポテンシヤルが大きいため、α線等の
入射により半導体層３に電子が偶発的に発生した
場合、該電子は前記接合で半導体層３側に追い返
され、IGウエハ１側への拡散が阻止される。そ
の結果、α線の入射によるソフトエラーに対して
は単なるIGウエハより悪い結果を示す欠点があ
つた。
〔発明の目的〕
本発明はIGウエハとエピタキシヤルウエハの
両者の優れた特性を有する半導体基体を簡単な工
程で製造し得る方法を提供しようとするものであ
る。
〔発明の概要〕
本発明は、低抵抗の半導体基板を1100℃以上の
温度で熱処理して基板主面からドーパントを外拡
散して基板主面に高抵抗層を形成する工程と、こ
の高抵抗層に電気的に不活性な不純物をイオン注
入する工程と、この基板を600〜900℃の温度で低
温熱処理する工程と、この基板の主面に高抵抗の
単結晶半導体薄層を成長させる工程とを具備した
ことを特徴とするものである。こうした方法によ
れば、低抵抗の半導体基板の主表面に所定厚さの
高抵抗層が設けられ、かつ該高抵抗層の表面から
内部側に高密度微小欠陥領域が設けられ、更に該
基板主面上に無欠陥高抵抗半導体薄層を形成した
構造の半導体基板を得ることができ、高抵抗部分
にα線等の入射により偶発的に電子が発生した場
合、高抵抗層側にも高密度微小欠陥が存在するた
め前記電子は容易に高密度の微小欠陥にゲツタリ
ングされ、ソフトエラーを回避でき、しかも基板
の大部分が低抵抗であることによるポーズタイム
に対して有効である等の効果を奏する。
上記半導体基板としてはｐ型、ｎ型いずれでも
よく、その不純物濃度は１×1016／cm3以上である
ことが望ましい。
上記1100℃以上の熱処理は半導体基板主面のボ
ロン或いはリンなどのドーパントを外拡散して基
板主面に高抵抗層を形成すると共に、基板中の酸
素や炭素などの残留不純物を外拡散するために行
なう。この熱処理温度を限定した理由は、その温
度を1100℃未満にすると前述したドーパントの外
拡散、酸素等の不純物の外拡散を十分に行なえな
くなるからである。
上記不純物のイオン注入は高温の熱処理により
酸素や炭素が外拡散された半導体基板の高抵抗層
の表面から内部側に亘つて酸素や炭素等の不純物
を導入して欠陥核を生成するために行なう。かか
る不純物としては炭素、酸素、窒素、シリコン、
ゲルマニウム、アルゴン、キセノン、クリプト
ン、ネオン等から選ばれる１種または複数種のも
のを挙げることができる。
上記低温熱処理は半導体基板内部の炭素や酸素
を核として微小欠陥を発生すると共にイオン注入
により生成された欠陥核から微小欠陥を発生する
ために行なう。この場合、低温熱処理温度が600
℃〜900℃の範囲を逸脱すると、微小欠陥を十分
に発生できなくなる。
上記高抵抗半導体薄層の不純物濃度（ボロン、
リン等）は５×1015／cm3以下にすることが望まし
い。こうした高抵抗半導体薄層は例えばエピタキ
シヤル成長法等により形成される。
〔発明の実施例〕
次に、本発明の実施例を図面を参照して説明す
る。
() まず、第３図ａに示す如くCZ法で育成した
単結晶シリコンインゴツトから切り出された比
抵抗0.1Ωcmのボロンドープされたp+型のシリ
コン基板１１を用意した。このシリコン基板１
１の初期酸素濃度、炭素濃度を赤外線吸収法で
測定したところ、夫々１×1018／cm3、２×
1016／cm3であつた。
() 次いで、前記シリコン基板１１を1250℃の
乾燥酸素雰囲気中にて16時間熱処理した。この
時、基板１１表面付近のボロンが外拡散した。
ここで、拡がり低抵抗測定法で主面付近の層抵
抗を測定し、比抵抗及びそれに応じたボロン濃
度を測定した結果、第４図に示す特性図が得ら
れた。なお、図中のＲは抵抗特性線、Ｃはボロ
ン濃度の特性線を夫々示す。その結果、p+型
シリコン基板１１の主面付近で抵抗値が増大し
ており、第２図ｂに示す如く主面から深さ1.5μ
ｍ程度までの領域に1Ω・cm以上の高抵抗層１
２が形成された。同時、基板１１中の他の固溶
不純物も外拡散する。但し、酸化性雰囲気中で
の熱処理では炭素は外拡散するものの、1250℃
での固溶限が９×1017／cm3であるので酸素はほ
とんど外拡散しない。なお、こうした高温熱処
理により溶体化処理した後、そのまま低温熱処
理を施しも高抵抗層１２まで微小欠陥は発生し
ない。
() 次いで、酸素を加速電圧50keV、ドーズ量
３×1015／cm3の条件で高抵抗層１２が形成され
たp+型シリコン基板１１にイオン注入して高
抵抗層１２に欠陥核を形成した（第３図ｃ図
示）。つづいて、700℃、16時間低温熱処理を施
した。この時、第３図ｄに示す如く高抵抗層１
２表面から基板１１の内部全体に高密度の微小
欠陥１３…が発生した。つまり、既述した第４
図の如く主面から1.5μｍ程度まで基板より１桁
程度高い抵抗となり、かつ全体に高密度欠陥領
域が形成されたシリコン基板となつた。
() 次いで、シリコン基板１１の主面に例えば
比抵抗5Ω・cm、厚さ6μｍの高抵抗の無欠陥ｐ
型単結晶シリコン薄層１４をエピタキシヤル成
長させて半導体基体を製造した（第３図ｅ、第
５図図示）。なお、第５図は第３図ｅの拡大断
面図である。
しかして、本発明方法により製造された半導体
基体は第５図に示す如く低抵抗のp+型シリコン
基板１１の主表面に例えば1.5μｍ程度の厚さの高
抵抗層１２が設けられ、かつ該高抵抗層１２表面
から内部全体に高密度の微小欠陥１３…が形成さ
れ、更に高抵抗層１２側の主面に高抵抗の無欠陥
ｐ型単結晶シリコン薄層１４が設けられた構造に
なつている。このため、半導体基体のｐ型単結晶
シリコン薄層１４にα線等の入射により偶発的に
電子が発生した場合、高抵抗層にも微小欠陥が形
成されており、第６図に示す如く無欠陥領域と高
密度微小欠陥領域の界面に大きなポテンシヤルが
存在しないので、前記電子は容易に高密度の微小
欠陥にゲツタリングされ、ソフトエラーを回避で
きる。その結果、従来のIGウエハと同様な効果
を発揮できる。また、シリコン基板１１の大部分
は低抵抗であるため、基板側でのライフタイムを
極端に下げることが可能であり、基板１１内に偶
発的に発生する電子の拡散長を下げるため、ポー
ズタイムに対して効果がみられる。
事実、本発明方法で製造された半導体基体の高
抵抗ｐ型単結晶シリコン薄層に64Kダイナミツク
RAMを製作し、該RAMの特性を評価したとこ
ろ、ソフトエラー、ポーズタイム、ｐ−ｎジヤン
クシヨン・リークに対し、通常のｐ型のウエハ及
びｐ型のエピタキシヤルウエハを使用した場合よ
りも２〜３倍の良好な結果が得られ、ほぼIGウ
エハと同等であつた。一方、バンプアツプテスト
（基板電位変動効果）に対しては、通常のｐ型の
ウエハ、ｐ型のIGウエハより２倍程度良い結果
が得られ、ほぼエピタキシヤルウエハと同等であ
つた。
なお、上記実施例ではｐ型の半導体基体の製造
について説明したがｎ型の半導体基体の製造も同
様に適用できる。
〔発明の効果〕
以上詳述した如く、本発明によればIGウエハ
とエピタキシヤルウエハの両者の優れた特性を備
えた半導体基体を極めて簡単な工程で製造でき、
ひいては優れた素子特性を有する64K、256Kダ
イナミツクRAM、64KスタテツクRAMなどの
LSIの製造に適用できる等顕著な効果を有する。
【図面の簡単な説明】
第１図は従来の半導体基体を示す断面図、第２
図は従来の半導体基体の問題点を説明するための
ポテンシヤル分布図、第３図ａ〜ｅは本発明の実
施例における半導体基体の製造工程を示す断面
図、第４図はp+型シリコン基板を高温熱処理を
施した後の基板主面から深さ方向の比抵抗とボロ
濃度を示す特性図、第５図は第３図ｅの半導体基
体の拡大断面図、第６図は本発明方法で得られた
半導体基体のポテンシヤル分布図である。 １１……p+型シリコン基板、１２……高抵抗
層、１３……微小欠陥、１４……高抵抗ｐ型単結
晶シリコン薄層。

Claims (1)

  1. 【特許請求の範囲】 １ 低抵抗の半導体基板を1100℃以上の温度で熱
    処理して基板主面からドーパントを外拡散して基
    板主面に高抵抗層を形成する工程と、この高抵抗
    層に電気的に不活性な不純物をイオン注入する工
    程と、この基板を600〜900℃の温度で低温熱処理
    する工程と、この基板の主面に高抵抗の単結晶半
    導体薄層を成長させる工程とを具備したことを特
    徴とする半導体基板の製造方法。 ２ 半導体基板の不純物濃度が１×1016／cm3以上
    で、単結晶半導体薄層の不純物濃度が５×1015／
    cm3以下であることを特徴とする特許請求の範囲第
    １項記載の半導体基板の製造方法。
JP58138857A 1983-07-29 1983-07-29 半導体基体の製造方法 Granted JPS6031231A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58138857A JPS6031231A (ja) 1983-07-29 1983-07-29 半導体基体の製造方法
IT22056/84A IT1220993B (it) 1983-07-29 1984-07-26 Substrato semiconduttore e processo di realizzazione dello stesso
DE19843427977 DE3427977A1 (de) 1983-07-29 1984-07-28 Halbleitersubstrat und verfahren zur herstellung eines halbleitersubstrates
US07/057,672 US4885257A (en) 1983-07-29 1987-06-02 Gettering process with multi-step annealing and inert ion implantation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58138857A JPS6031231A (ja) 1983-07-29 1983-07-29 半導体基体の製造方法

Publications (2)

Publication Number Publication Date
JPS6031231A JPS6031231A (ja) 1985-02-18
JPH0455331B2 true JPH0455331B2 (ja) 1992-09-03

Family

ID=15231765

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58138857A Granted JPS6031231A (ja) 1983-07-29 1983-07-29 半導体基体の製造方法

Country Status (4)

Country Link
US (1) US4885257A (ja)
JP (1) JPS6031231A (ja)
DE (1) DE3427977A1 (ja)
IT (1) IT1220993B (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989008158A1 (fr) * 1988-02-24 1989-09-08 Nippon Mining Co., Ltd. Monocristal de semi-conducteur composite, procede de production et dispositif a semi-conducteur fabrique en utilisant ledit monocristal
JP2733975B2 (ja) * 1988-08-11 1998-03-30 日本電気株式会社 半導体装置
US5037766A (en) * 1988-12-06 1991-08-06 Industrial Technology Research Institute Method of fabricating a thin film polysilicon thin film transistor or resistor
US5250445A (en) * 1988-12-20 1993-10-05 Texas Instruments Incorporated Discretionary gettering of semiconductor circuits
US5066599A (en) * 1989-07-27 1991-11-19 Fujitsu Limited Silicon crystal oxygen evaluation method using fourier transform infrared spectroscopy (ftir) and semiconductor device fabrication method using the same
JPH0377329A (ja) * 1989-08-19 1991-04-02 Fujitsu Ltd 半導体装置の製造方法
US5554883A (en) * 1990-04-28 1996-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method therefor
US5066359A (en) * 1990-09-04 1991-11-19 Motorola, Inc. Method for producing semiconductor devices having bulk defects therein
US5198371A (en) * 1990-09-24 1993-03-30 Biota Corp. Method of making silicon material with enhanced surface mobility by hydrogen ion implantation
JP2726583B2 (ja) * 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
IT1255764B (it) * 1992-05-15 1995-11-15 Enichem Struttura soi con ossido sottile e profondo ottenuta per impiantazioneionica ad alta energia e successivi trattamenti termici.
JP3384506B2 (ja) * 1993-03-30 2003-03-10 ソニー株式会社 半導体基板の製造方法
KR960026128A (ja) * 1994-12-12 1996-07-22
JP2701803B2 (ja) * 1995-08-28 1998-01-21 日本電気株式会社 半導体装置の製造方法
US5646053A (en) * 1995-12-20 1997-07-08 International Business Machines Corporation Method and structure for front-side gettering of silicon-on-insulator substrates
JPH09232324A (ja) * 1996-02-23 1997-09-05 Nec Corp 半導体基板及びその製造方法
JPH10242153A (ja) 1997-02-26 1998-09-11 Hitachi Ltd 半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法
FR2762138B1 (fr) * 1997-04-11 1999-07-02 Sgs Thomson Microelectronics Transistor mos a fort gradient de dopage sous sa grille
KR100409120B1 (ko) * 1997-09-30 2003-12-06 인피니언 테크놀로지스 아게 실리콘 함유 기능 층 및 이산화 실리콘으로 만들어진 절연층을 포함하는 제품 및 상기 제품을 제조하기 위한 방법
US6022793A (en) * 1997-10-21 2000-02-08 Seh America, Inc. Silicon and oxygen ion co-implantation for metallic gettering in epitaxial wafers
KR100328455B1 (ko) 1997-12-30 2002-08-08 주식회사 하이닉스반도체 반도체소자의제조방법
US6638832B2 (en) 2000-12-21 2003-10-28 Bae Systems Information And Electronic Systems Integration, Inc. Elimination of narrow device width effects in complementary metal oxide semiconductor (CMOS) devices
US6339011B1 (en) * 2001-03-05 2002-01-15 Micron Technology, Inc. Method of forming semiconductive active area having a proximity gettering region therein and method of processing a monocrystalline silicon substrate to have a proximity gettering region
US6800887B1 (en) * 2003-03-31 2004-10-05 Intel Corporation Nitrogen controlled growth of dislocation loop in stress enhanced transistor
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
KR20150134543A (ko) * 2014-05-22 2015-12-02 삼성전자주식회사 소자 제조용 기판 및 반도체 소자
DE102016125340A1 (de) * 2016-12-22 2018-06-28 Infineon Technologies Ag Verfahren zum Bilden eines Halbleitersubstrats, Verfahren zum Bilden eines Halbleiterbauelements, Halbleitersubstrat und Halbleiterbauelement
US10522367B2 (en) 2017-03-06 2019-12-31 Qualcomm Incorporated Gettering layer formation and substrate

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3600649A (en) * 1969-06-12 1971-08-17 Rca Corp High power avalanche diode
DE2224658A1 (de) * 1971-05-24 1972-12-07 Sacher Rudolf Gmbh Verfahren zur Herstellung von Dotierungsprofilen in Halbleitern
DE2507366C3 (de) * 1975-02-20 1980-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Unterdrückung parasitärer Schaltungselemente
US4069068A (en) * 1976-07-02 1978-01-17 International Business Machines Corporation Semiconductor fabrication method for improved device yield by minimizing pipes between common conductivity type regions
US4157268A (en) * 1977-06-16 1979-06-05 International Business Machines Corporation Localized oxidation enhancement for an integrated injection logic circuit
JPS5420676A (en) * 1977-07-15 1979-02-16 Mitsubishi Electric Corp Production of semiconductor heat-sensitive switching elements
US4197144A (en) * 1978-09-21 1980-04-08 General Electric Company Method for improving writing of information in memory targets
JPS5680139A (en) * 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS5693367A (en) * 1979-12-20 1981-07-28 Fujitsu Ltd Manufacture of semiconductor device
JPS56158431A (en) * 1980-05-13 1981-12-07 Meidensha Electric Mfg Co Ltd Forming of oxidized film of semiconductor element for electric power
JPS57177530A (en) * 1981-04-27 1982-11-01 Hitachi Ltd Processing of semiconductor wafer
JPS57201032A (en) * 1981-06-04 1982-12-09 Nec Corp Silicon single crystal semiconductor device
JPS58102528A (ja) * 1981-12-14 1983-06-18 Toshiba Corp 半導体ウエ−ハの処理方法
JPS5925230A (ja) * 1982-08-03 1984-02-09 Toshiba Corp シリコンウエハの製造方法
JPS5984432A (ja) * 1982-11-05 1984-05-16 Nec Corp シリコン基板
US4608096A (en) * 1983-04-04 1986-08-26 Monsanto Company Gettering
EP0165364B1 (fr) * 1984-06-20 1988-09-07 International Business Machines Corporation Procédé de standardisation et de stabilisation de tranches semiconductrices

Also Published As

Publication number Publication date
US4885257A (en) 1989-12-05
IT1220993B (it) 1990-06-21
DE3427977A1 (de) 1985-04-11
JPS6031231A (ja) 1985-02-18
DE3427977C2 (ja) 1989-08-31
IT8422056A0 (it) 1984-07-26

Similar Documents

Publication Publication Date Title
JPH0455331B2 (ja)
US4137103A (en) Silicon integrated circuit region containing implanted arsenic and germanium
US4332627A (en) Method of eliminating lattice defects in a semiconductor device
EP0328060A1 (en) Intrinsic gettering during the manufacture of a semiconductor device
US4069068A (en) Semiconductor fabrication method for improved device yield by minimizing pipes between common conductivity type regions
JPH0469814B2 (ja)
US6008110A (en) Semiconductor substrate and method of manufacturing same
KR100288815B1 (ko) 반도체기판의제조방법
Rozgonyi et al. the elimination of stacking faults by preoxidation gettering of silicon wafers: III. Defect etch pit correlation with p‐n junction leakage
JPH10256261A (ja) 半導体装置の製造方法
JPS6031232A (ja) 半導体基体の製造方法
JP2735407B2 (ja) 半導体装置およびその製造方法
US4401506A (en) Process for producing semiconductor device
JPS6118856B2 (ja)
US5702973A (en) Method for forming epitaxial semiconductor wafer for CMOS integrated circuits
JPS6227727B2 (ja)
JPS6392030A (ja) 半導体装置の製造方法
JPWO2002097892A1 (ja) Ｓｏｉ基板
JPH077768B2 (ja) 半導体装置の製造方法
JP3145694B2 (ja) 半導体装置
JPS6062111A (ja) 半導体基体の製造方法
JP2518378B2 (ja) 半導体装置の製造方法
JPS5931849B2 (ja) 半導体装置の製造方法
JPH0616498B2 (ja) エピタキシアルウエ−ハの製造方法
WO1994025988A1 (en) Epitaxial semiconductor wafer for cmos integrated circuits