DE3427977A1 - Halbleitersubstrat und verfahren zur herstellung eines halbleitersubstrates - Google Patents

Halbleitersubstrat und verfahren zur herstellung eines halbleitersubstrates

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Description

Halbleitersubstrat und Verfahren zur Herstellung eines Halbleitersubstrates
Dia Erfindung betrifft das Gebiet der Halbleiter und bezieht sich auf ein Halbleitersubstrat und ein Verfahren zur Herstellung eines solchen Halbleitersubstrates, das geeignet ist zur Herstellung eines Großintegrations-(LSI)-Schaltkreises mit einem Metalloxidhalbleiter.
Es gibt zwei Arten von HalbleiterSubstraten, die bei der Herstellung von Halbleitereinrichtungen, wie Metalloxidhalbleiter-LSI-Schaltkreisen verwendet werden. Eine Art ist bekannt als eigenleitende Getter-Scheibe (nachfolgend als IG bezeichnet), die eine Halbleiterscheibe ist, welche Mikrodefekte und einen defektfreien Bereich nahe ihrer Oberfläche aufweist. Die zweite Art ist eine Halbleiterscheibe mit einer Halbleiterschicht, die einen hohen spezifischen Widerstand aufweist und mit Hilfe eines Epitaxialwachsturnsverfahrens auf einem Halbleitersubstrat mit einem geringen spezifischen Widerstand ausgebildet ist. Die IG-Scheibe der ersten Art verhindert einen Leckstrom in der Übergangsfläche, da sie das Auftreten von durch Oxidation hervorgerufenen Stapelfehlern verhindert (nachfolgend als
OSF bezeichnet). Die Epitaxialscheibe oder die zweite Halbleitersubstratart kann die Pausen- bzw. Verweilzeit einer Halbleitereinrichtung verringern, weil die Diffusionslänge zufällig erzeugter Elektronen in der Scheibe verringert werden kann.
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Es ist ein Halbleitersubstrat vorgeschlagen worden, das in der Fig. 1 gezeigt ist und das sowohl die Eigenschaften der IG-Scheibe als auch der oben erläuterten Epitaxialscheibe aufweist. Das Substrat 5 weist eine ρ leitende IG-Scheibe 2 geringen spezifischen Widerstandes mit Mikrodefekten in ihrem Inneren auf und eine p-leitende Halbleiterschicht 3 mit hohem spezifischen Widerstand, die auf der Scheibe mit Hilfe eines Epitaxialwachstumsverfahrens gewachsen ist. Bei dieser Art von Halbleitersubstrat sind Stapelfehler und flache Löcher in der Halbleiterschicht auf ein Minimum reduziert. Dadurch wird die Qualität des Kristalls in der Schicht 3 aufgrund der IG-Effektes verbessert.
Da eine große Potentialdifferenz am übergang zwischen der ρ -leitenden IG-Scheibe und der p-leitendenkalbleiterschicht besteht, wie in der Fig. 2 gezeigt ist, werden . Elektronen, die zufällig durch Röntgenstrahlen in der Schicht 3 erzeugt werden, am übergang abgestoßen. -Dadurch wird verhindert, daß die Elektronen in die IG-Schicht 1 diffundieren.
Hieraus resultiert, daß das Halbleitersubstrat eine Defektmenge aufweist, die durch die IG-Scheibe allein ohne die Epitaxialschicht vergrößert wird.
Es ist daher ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung eines Halbleitersubstrates mit ausgezeichneten Betriebseigenschaften anzugeben sowohl hinsichtlich der IG-Scheibe als auch der Epitaxialscheibe.
Gemäß eine.r anderen speziellen Aufgabe der vorliegenden Erfindung soll ein Verfahren zur Herstellung eines verbesserten Halbleitersubstrates zur Verwendung in Großintegrationskreisen angegeben werden.
Gemäß einer anderen Aufgabe der vorliegenden Erfindung soll ein Verfahren zur Herstellung eines Halbleitersubstrates angegeben werden, das eine Struktur aufweist, die Elektronen absorbiert, die in dem Substrat zufällig erzeugt werden.
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Gemäß einer anderen Aufgabe der vorliegenden Erfindung soll ein Halbleitersubstrat angegeben werden, das ausgezeichnete Betriebseigenschaften aufweist sowohl bezüglich der IG-Scheibe als auch der Epitaxialscheibe. Nach einer anderen speziellen Aufgabe der vorliegenden Erfindung soll ein verbessertes Halbleitersubstrat angegeben werden, das in Großintegrationsschaltkreisen einsetzbar ist.
Gemäß einer weiteren speziellen Aufgabe der vorliegenden Erfindung soll ein Halbleitersubstrat angegeben werden, das eine Struktur aufweist, die zufällig im Substrat erzeugte Elektronen absorbiert.
Die erwähnten Aufgaben und Vorteile werden erfindungsgemäß dadurch gelöst bzw. erreicht, daß ein niederohmiges Halbleitersubstrat auf eine nicht unter 11000C liegende Temperatur erhitzt wird, um eine hochohmige Halbleiterschicht an einer Oberfläche des Halbleitersubstrates zu bilden. Erfindungsgemäß weist das Verfahren zur Erzeugung eines Halbleitersubstrates folgende Verfahrensschritte auf :
Erwärmen eines Halbleitersubstratmaterials, das einen ersten spezifischen Widerstand aufweist, auf eine nicht unter 11000C liegende Temperatur, um eine Schicht zu erzeugen, die einen höheren spezifischen Widerstand aufweist als die Hauptoberfläche des Substrates. Es werden dann indifferente Störstellen elektrisch in die Hauptoberfläche des Substratmaterials eingebaut, um ein Defektzentrum in der Halbleiterschicht zu erzeugen. Das Halbleitermaterial wird dann auf eine Temperatur zwischen 600 und 9000C erwärmt, um Mikrodefekte in dem Substrat zu erzeugen. Und schließlich wird eine dünne Schicht aus einem Einkristall-Halbleitermaterial erzeugt mit einem spezifischen Widerstand, der größer ist als der spezifische Widerstand des Substrates. Durch das erfindungsgemäße Verfahren wird somit ein Halbleitersubstrat erzeugt, das eine hochohmige
Halbleiterschicht gewünschter Dicke auf der Hauptoberfläche des Substrates aufweist, ferner einen Mikrodefekt- bzw. -Störstellenbereich hoher Dichte von der Oberfläche der hochohmigen Halbleiterschicht zu einer kleineren Oberfläche des Substrates und eine dünne Einkristall-Halbleiterschicht ohne Defektbereich auf der hochohmigen Halbleiterschicht.
Das gemäß der vorliegenden Erfindung erzeugte Substrat wird nicht beeinflußt durch geringe Fehler, beispielsweise durch die Erzeugung unerwünschter Elektronen aufgrund von alpha-Strahlung, da Elektronen durch die Defekte (Störstellen) hoher Dichte leicht eingefangen werden, sogar dann, wenn die Elektronen durch Röntgenstrahlen in der dünnen Kristallhalbleiterschicht erzeugt werden. Darüber hinaus wird die Pausebzw. Verweilzeit des Halbleiterschaltkreises, bei dem das Halbleitersubstrat gemäß der Erfindung verwendet wird, wirksam erniedrigt. Sowohl p-leitendes als auch n-leitendes Halbleitermaterial kann dazu verwendet werden, das Substrat zu bilden, und die Dotierungsdichte des Substrates ist größer als 1 χ 10 /cm . Der Zweck der Wärmebehandlung bei einer Temperatur nicht unter 11000C besteht nicht nur darin, eine hochohmige Halbleiterschicht auf der Hauptoberfläche des Substrates durch Herausdiffundieren von Dotierungsmaterial, wie Bor und Phosphor aus der Hauptoberfläche des Substrates heraus*" sondern auch darin, Reststörstellen, wie Sauerstoff und Kohlenstoff, aus der kleineren Oberfläche des Substrates auszudiffundieren. Der Grund für die Begrenzung der Wärmebehandlung liegt darin, daß die Diffusion des Dotierungsmaterials und der verbleibenden Störstellen nicht gut durchführbar ist, wenn die Temperatur bei der Wärmebehandlung nicht höher als 11000C ist.
Ioneneinbau der oben erläuterten Störstellen wird durchgeführt, um das DefektzeTvtrxun in der hochohmigen Kalbleiterschicht zu erzeugen, in der die Störstellen, wie Sauerstoff und Kohlenstoff, herausdiffundiert sind. Wenig-
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stens ein elektrisch indifferentes Element, wie Kohlenstoff, Sauerstoff, Stickstoff, Silicium, Germanium, Argon, Xenon, Krypton oder Neon kann als eine Störstelle j verwendet werden. Die Konzentration des Dotierungsmaterials, ■ wie Bor und Phosphor, in der dünnen Kristallhalbleiterschicht ist vorzugsweise nicht größer als 5 χ 10 /cm . Diese Schicht kann beispielsweise durch ein Epitaxialwachstumsverfahren j hergestellt werden. : :
Die Erfindung soll nachfolgend anhand der beigefügten Zeichnung näher erläutert werden.
Es zeigt
Fig. 1 einen Querschnitt durch ein herkömmliches Halbleitersubstrat, Fig. 2 eine grafische Darstellung des ■ . Potentialverlaufs im Halbleitersubstrat gemäß Fig. 1,
Fig. 3A, 3B, 3C, 3D und 3E Querschnitte durch (.'
ein Halbleitersubstrat gemäß der vorliegenden Erfindung,
Fig- 4 eine grafische Darstellung, die den Verlauf des spezifischen Widerstandes und der Borkonzentration in Abhängigkeit von· der Tiefe, gerechnet von der Oberfläche des ρ -leitenden HaIbleitersubstrates nach Behandlung des
Substrates mit einer hohen Temperatur zeigt, Fig. 5 eine vergrößerte Darstellung des Substrates gemäß Fig. 3E und
Fig. 6 eine grafische Darstellung, die den Verlauf des elektrischen Potentials
des Halbleitersubstrates zeigt, das nach dem erfindungsgemäßen Verfahren hergestellt worden ist.
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EPO COPY
Zunächst wird, wie in der Fig. 3A gezeigt ist, ein Bor-dotiertes ρ -leitendes Halbleitersubstrat 11 aus Silicium hergestellt, in dem ein Silicium-Einkristallblock, der nach der Czochralski-Methode gewachsen ist, in Scheiben geschnitten wird. Der spezifische Widerstand des Substrates beträgt 0,1 Ohm-cm. Die Anfangskonzentration von Sauerstoff und Kohlenstoff des Substrates wird gemessen durch Infrarotabsorptions-Spektroscopie und beträgt 1 χ 1018/cm3 bzw. 2 χ 1016/cm3.
Das Substrat 11 wird für eine Zeit, von 16 Stunden bei einer Temperatur von 12500C in einer trockenen Sauerstoff atmosphäre wärmebehandelt. Während der Wärmebehandlung wird in der Hauptoberfläche des Substrates 11 vorhandenes Bor diffundiert. Der spezifische Widerstand und die Borkonzentration der Schicht unter der Hauptoberfläche werden gemessen. Der spezifische Widerstand wird mit Hilfe eines Streuungs -Widerstandsmeßverfahrens gemessen. Als Ergebnis dieser Messung wird die in der Fig". 4 gezeigte charakteristische Kurve erhalten, in der R die Widerstandskurve und C die Borkonzentrationskurve bezeichnen. Wie man der Fig. 4 entnehmen kann, erhält man eine hochohmige Halbleiterschicht 12 mit einem spezifischen Widerstand von mehr als 1 Ohm-cm durch Wärmebehandlung eines Bereiches in einer Tiefe von 1.5 μΐη von der Hauptoberfläche des in der Fig. 3B gezeigten Substrats. Während der Wärmebehandlung werden andere Störstellen im Substrat gleichzeitig diffundiert. Kohlenstoff im Substrat 11 wird bei der Wärmebehandlung in der Sauerstoffatmosphäre diffundiert. Sauerstoff wird jedoch kaum diffundiert bei der Wärmebehandlung, da die Feststbfflöslichkeit von Sauerstoff bei einer Temperatur von 1250 0C 9 χ 10 /cm3 beträgt. Nach der Diffusionsbe-' handlung durch /äjLe oben· erlä-uterte Hochtemperaturbehandlung werden Mikrodefekte/in der hochohmigen Halbleiterschicht nicht erzeugt, auch wenn das Substrat bei einer niederen Temperatur wärmebehandelt wird.
Wie in der Fig. 3C gezeigt ist, wird ein DefektZentrum j in der hochohmigen Halbleiterschicht 12 erzeugt durch In- I jizieren von Kohlenstoff in das ρ -leitende Substrat 11, ; in_.dem Ionenimplantation angewendet wird mit einer Beschleu- : nigungsspannung von 50 KeV und einer Implantationsdosis von j 3 χ 1015/cm2. Das Substrat 11 wird dann bei 7000C für 16 Stunden wärmebehandelt. Während der Wärmebehandlung erscheinen, wie in der Fig. 3D gezeigt ist, Mikrodefekte 13 hoher Dichte in einem Bereich von der Oberfläche der hochohmigen Halbleiterschicht 12 zum Inneren des Halbleiters Durch das oben beschriebene Verfahren wird die Halbleiter-' schicht mit dem hohen spezifischen Widerstand (hochohmig), deren spezifischer Widerstand zehnmal größer ist als der Widerstand des Substrates, in dem Bereich ausgebildet, der sich von der Hauptoberfläche bis zu einer Tiefe von 0.5 um erstreckt, wie in der Fig. 4 gezeigt ist, wobei die Schicht auch einen Defektbereich hoher Dichte aufweist, der in dem ! gesamten Bereich des Substrates ausgebildet wird. Durch ein Epitaxialwachstumsverfahren wächst auf der Hauptoberfläche des Substrates 11 eine dünne p-leitende, defektfreie Siliciurakristal!schicht 14. Die dünne Schicht mit einer Dicke von 6 mn weist einen spezifischen Widerstand von 5 Ohm-cm auf, der höher ist als der Widerstand des Substrates, jedoch niedriger als der spezifische Widerstand der hochohmigen Halbleiterschicht 12. Der Querschnitt der sich ergebenden Struktur des Substrates ist in der Fig. 3E und Fig. 5 gezeigt. Die Fig. ist eine Vergrößerung der Fig. 3E.
Wie in der Fig. 5 gezeigt ist, liefert das vorliegende Verfahren zur Erzeugung eines Halbleitersubstrates ein HaIbleitersubstrat, das eine hochohmige Halbleiterschicht 12 mit einer Dicke von 1.5 μΐη unter der Hauptoberfläche des Substrates aufweist, ferner Mikrodefekte hoher Dichte, die im gesamten Bereich des Substrates auftreten, und eine pleitende, defektfreie, dünne, kristalline Siliciumschicht 14,
-10-
j Qf)PV
die auf der Hauptoberfläche des Substrates gewachsen ist. Dementsprechend tritt keine große elektrische Potentialdifferenz an der Grenze zwischen der dünnen Schicht 14 und dem Defektbereich hoher Dichte auf, wenn Elektronen zufällig in dem p-leitenden Silicium-Einkristall durch einfallende Röntgenstrahlen erzeugt werden, wie dies in der Fig. 6 gezeigt ist. Dies ergibt sich aufgrund der Tatsache, daß die Halbleiterschicht 12 mit dem hohen spezifischen Widerstand, die Mikrodefekte hoher Dichte aufweist, zwischen der dünnen Schicht 14 und dem Defektbereich angeordnet ist, so daß die in der dünnen Schicht 14 auftretenden Elektronen leicht durch die Mikrodefekte abgefangen werden. Auf diese Weise verhindert das Halbleitersubstrat weiche Fehler. Damit weist das Substrat die gleiche Wirkung auf wie eine IG-Scheibe. Die Pause- bzw. Verweilzeit wird ebenfalls verringert wegen der geringeren Diffusionslänge der zufällig im Substrat 11 auftretenden Elektronen.
Ein dynamischer 64K-Speicher mit wahlfreiem Zugriff (RAM) wurde als p-leitende, dünne Silicium-Einkristall-0 schicht aus einem Halbleitersubstrat aufgebaut, das gemäß dem vorliegenden Verfahren hergestellt wurde. Es wurde festgestellt, daß dieser RAM zwei- bis dreimal bessere Betriebseigenschaften aufweist bezüglich weicher Fehler, Pausezeit und p-n-übergangsleckströme als ein RAM, der eine konventionelle p-leitende Scheibe und p-leitende Epitaxialscheibe aufweist, überdies erwies sich das Schwankungsverhalten des Substratpotentials des gemäß vorliegender Erfindung erzeugten Substrates zweimal so gut wie bei der konventionellen p-leitenden Scheibe und p-leitenden IG-Scheibe.
Die vorliegende Erfindung ist auch anwendbar bei Verfahren zur Erzeugung eines η-leitenden Halbleitersubstrates. Das Verfahren zur Erzeugen eines Halbleitersubstrates liefert ein Substrat, das'geeignet ist zur Anwendung bei der Herstellung von Großintegrationsschaltkreisen, wie dynamische 64K- und 256K-Speicher mit wahlfreiem Zugriff (RAM) und statische 64K-Speicher mit wahlfreiem Zugriff (RAM).
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Claims (7)

Patentansprüche
1. Verfahren zur Herstellung eines Halbleitersubstrates, gekennzeichnet durch folgende Verfahrensschritte :
- Erwärmen eines Halbleitersubstrat-Materials, das einen ersten spezifischen Widerstand aufweist, auf eine nicht unter 11000C liegende Temperatur zur Änderung einer Hauptoberfläche des Substratmaterials in eine Halbleiterschicht mit einem hohen spezifischen Widerstand, der einen zweiten spezifischen Widerstand darstellt und höher ist als der erste spezifische Widerstand,
- Einbau elektrisch indifferenter Störstellen in die Hauptoberfläche des Substratmaterials,
- Erwärmen des Substratmaterials auf eine Temperatur von 600 bis 9000C und
- Erzeugen einer Einkristall-Halbleiterschicht auf der Hauptoberfläche des Substratmaterials, die einen dritten spezifischen Widerstand aufweist, der größer ist als der erste spezifische Widerstand.
2. Verfahren zur Erzeugung eines Halbleitersubstrates nach ' Anspruch 1, dadurch gekennzeichnet, daß die Dotierungsdichte des Substratmaterials nicht geringer ist als 1 χ 10 /cm
und daß die Dotierungsdichte der Einkristall-Halbleiteric 3 schicht nicht höher ist als 5 χ 10 /cm .
Dr.K./H.
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3. Verfahren zur Erzeugung des Halbleitersubstrates nach Anspruch 1, dadurch gekennzeichnet, daß die in die Hauptoberfläche implantierten Störstellen wenigstens aus einem Element aus der Kohlenstoff (C) , Stickstoff (N), Sauerstoff (0), Silicium (Si) , Germanium (Ge), Zinn (Sn) , Argon (Ar), Xenon (Xe), Krypton (Kr) und Neon (N) aufweisenden Gruppe bestehen.
4. Halbleitersubstrat, gekennzeichnet durch ein Halbleitersubstrat-Material mit einem ersten spezifischen Widerstand, mit einer hochohmigen (hoher spezifischer Widerstand) Halbleiterschicht, die auf dem Substratmaterial ausgebildet ist und einen zweiten spezifischen Widerstand aufweist, der höher ist als der erste spezifische Widerstand,
(-störstellen) wobei das Substratmaterial und die Schicht Mikrodefekte hoher Dichte aufweisen, und mit einer Einkristall-Halbleiterschicht, die auf der hochohmigen Halbleiterschicht ausgebildet ist und einen dritten spezifischen- Widerstand aufweist, der größer ist als der erste spezifische Widerstand, aber kleiner als der zweite spezifische Widerstand.
5. Halbleitersubstrat nach Anspruch 4, dadurch gekennzeichnet, daß die Dotierungsdichte des Substratmaterials größer ist als 1 χ 10 /cm .
6. Halbleitersubstrat nach Anspruch 4, dadurch gekennzeichnet, daß die Dotierungsdichte der hochohmigen HaIbleiterschicht niedriger ist als 5 χ 10 /cm .
7. Halbleitersubstrat nach Anspruch 4, dadurch gekennzeichnet, daß der zweite spezifische Widerstand den ersten spezifischen Widerstand um mehr als das Zehnfache übersteigt.
-3-
EPO CCfT
DE19843427977 1983-07-29 1984-07-28 Halbleitersubstrat und verfahren zur herstellung eines halbleitersubstrates Granted DE3427977A1 (de)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0410737A2 (de) * 1989-07-27 1991-01-30 Fujitsu Limited Verfahren zur Auswertung eines Siliziumkristalls und Verfahren zur Herstellung einer Halbleitervorrichtung mit Verwendung desselben
EP0791957A2 (de) * 1996-02-23 1997-08-27 Nec Corporation Halbleitersubstrat und Verfahren zu seiner Herstellung

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989008158A1 (en) * 1988-02-24 1989-09-08 Nippon Mining Co., Ltd. Single crystal of compound semiconductor, process for its production and semiconductor device manufactured by using same
JP2733975B2 (ja) * 1988-08-11 1998-03-30 日本電気株式会社 半導体装置
US5037766A (en) * 1988-12-06 1991-08-06 Industrial Technology Research Institute Method of fabricating a thin film polysilicon thin film transistor or resistor
US5250445A (en) * 1988-12-20 1993-10-05 Texas Instruments Incorporated Discretionary gettering of semiconductor circuits
JPH0377329A (ja) * 1989-08-19 1991-04-02 Fujitsu Ltd 半導体装置の製造方法
US5554883A (en) * 1990-04-28 1996-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method therefor
US5066359A (en) * 1990-09-04 1991-11-19 Motorola, Inc. Method for producing semiconductor devices having bulk defects therein
US5198371A (en) * 1990-09-24 1993-03-30 Biota Corp. Method of making silicon material with enhanced surface mobility by hydrogen ion implantation
JP2726583B2 (ja) * 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
IT1255764B (it) * 1992-05-15 1995-11-15 Enichem Struttura soi con ossido sottile e profondo ottenuta per impiantazioneionica ad alta energia e successivi trattamenti termici.
JP3384506B2 (ja) * 1993-03-30 2003-03-10 ソニー株式会社 半導体基板の製造方法
DE69526485T2 (de) * 1994-12-12 2002-12-19 Advanced Micro Devices Inc Verfahren zur Herstellung vergrabener Oxidschichten
JP2701803B2 (ja) * 1995-08-28 1998-01-21 日本電気株式会社 半導体装置の製造方法
US5646053A (en) * 1995-12-20 1997-07-08 International Business Machines Corporation Method and structure for front-side gettering of silicon-on-insulator substrates
JPH10242153A (ja) * 1997-02-26 1998-09-11 Hitachi Ltd 半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法
FR2762138B1 (fr) * 1997-04-11 1999-07-02 Sgs Thomson Microelectronics Transistor mos a fort gradient de dopage sous sa grille
EP1019957B1 (de) * 1997-09-30 2003-01-29 Infineon Technologies AG Erzeugnis umfassend eine funktionsschicht enthaltend silizium und eine isolierschicht aus siliziumdioxid, sowie verfahren zu seiner herstellung
US6022793A (en) * 1997-10-21 2000-02-08 Seh America, Inc. Silicon and oxygen ion co-implantation for metallic gettering in epitaxial wafers
KR100328455B1 (ko) 1997-12-30 2002-08-08 주식회사 하이닉스반도체 반도체소자의제조방법
US6638832B2 (en) 2000-12-21 2003-10-28 Bae Systems Information And Electronic Systems Integration, Inc. Elimination of narrow device width effects in complementary metal oxide semiconductor (CMOS) devices
US6339011B1 (en) * 2001-03-05 2002-01-15 Micron Technology, Inc. Method of forming semiconductive active area having a proximity gettering region therein and method of processing a monocrystalline silicon substrate to have a proximity gettering region
US6800887B1 (en) * 2003-03-31 2004-10-05 Intel Corporation Nitrogen controlled growth of dislocation loop in stress enhanced transistor
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US20090004426A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates
KR20150134543A (ko) * 2014-05-22 2015-12-02 삼성전자주식회사 소자 제조용 기판 및 반도체 소자
DE102016125340A1 (de) * 2016-12-22 2018-06-28 Infineon Technologies Ag Verfahren zum Bilden eines Halbleitersubstrats, Verfahren zum Bilden eines Halbleiterbauelements, Halbleitersubstrat und Halbleiterbauelement
US10522367B2 (en) * 2017-03-06 2019-12-31 Qualcomm Incorporated Gettering layer formation and substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2029115A1 (de) * 1969-06-12 1970-12-17 Rca Corp., New York, N.Y. (V.St.A.) Verfahren zum Herstellen einer Hochleistungs-Lawinendiode
DE2224658A1 (de) * 1971-05-24 1972-12-07 Sacher Rudolf Gmbh Verfahren zur Herstellung von Dotierungsprofilen in Halbleitern

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2507366C3 (de) * 1975-02-20 1980-06-26 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Unterdrückung parasitärer Schaltungselemente
US4069068A (en) * 1976-07-02 1978-01-17 International Business Machines Corporation Semiconductor fabrication method for improved device yield by minimizing pipes between common conductivity type regions
US4157268A (en) * 1977-06-16 1979-06-05 International Business Machines Corporation Localized oxidation enhancement for an integrated injection logic circuit
JPS5420676A (en) * 1977-07-15 1979-02-16 Mitsubishi Electric Corp Production of semiconductor heat-sensitive switching elements
US4197144A (en) * 1978-09-21 1980-04-08 General Electric Company Method for improving writing of information in memory targets
JPS5680139A (en) * 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS5693367A (en) * 1979-12-20 1981-07-28 Fujitsu Ltd Manufacture of semiconductor device
JPS56158431A (en) * 1980-05-13 1981-12-07 Meidensha Electric Mfg Co Ltd Forming of oxidized film of semiconductor element for electric power
JPS57177530A (en) * 1981-04-27 1982-11-01 Hitachi Ltd Processing of semiconductor wafer
JPS57201032A (en) * 1981-06-04 1982-12-09 Nec Corp Silicon single crystal semiconductor device
JPS58102528A (ja) * 1981-12-14 1983-06-18 Toshiba Corp 半導体ウエ−ハの処理方法
JPS5925230A (ja) * 1982-08-03 1984-02-09 Toshiba Corp シリコンウエハの製造方法
JPS5984432A (ja) * 1982-11-05 1984-05-16 Nec Corp シリコン基板
US4608096A (en) * 1983-04-04 1986-08-26 Monsanto Company Gettering
EP0165364B1 (de) * 1984-06-20 1988-09-07 International Business Machines Corporation Verfahren zum Standardisieren und Stabilisieren von Halbleiterscheiben

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2029115A1 (de) * 1969-06-12 1970-12-17 Rca Corp., New York, N.Y. (V.St.A.) Verfahren zum Herstellen einer Hochleistungs-Lawinendiode
DE2224658A1 (de) * 1971-05-24 1972-12-07 Sacher Rudolf Gmbh Verfahren zur Herstellung von Dotierungsprofilen in Halbleitern

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
J. Appl.Phys. Bd. 54(1983) H. 5, S. 2329-2337 *
L.E. Katz, D.W. Will: "High Oxygen Czochralski Silicon Crystal Growth Relationship to Epitaxial Stacking Faults" J. Electrochem. Soc. 125 No. 7(1978), S. 1151-1155 *
M.Watanabe, M. Nakamura: "Gettering of Defects in the Epitaxial Layer by Controling Microdefects in the Substrate" (1979) J. Electrochem. Soc. 79-2, Abstract Nr. 490, S. 1244-1246 *
R.S. Bhattacharya et.al.: "Si Implantation in GaAs" *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0410737A2 (de) * 1989-07-27 1991-01-30 Fujitsu Limited Verfahren zur Auswertung eines Siliziumkristalls und Verfahren zur Herstellung einer Halbleitervorrichtung mit Verwendung desselben
EP0410737A3 (en) * 1989-07-27 1991-12-04 Fujitsu Limited Silicon crystal evaluation method and semiconductor device fabrication method using the same
EP0791957A2 (de) * 1996-02-23 1997-08-27 Nec Corporation Halbleitersubstrat und Verfahren zu seiner Herstellung
EP0791957A3 (de) * 1996-02-23 1997-10-29 Nec Corp Halbleitersubstrat und Verfahren zu seiner Herstellung

Also Published As

Publication number Publication date
IT1220993B (it) 1990-06-21
JPS6031231A (ja) 1985-02-18
DE3427977C2 (de) 1989-08-31
JPH0455331B2 (de) 1992-09-03
IT8422056A0 (it) 1984-07-26
US4885257A (en) 1989-12-05

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