JPH04372136A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バイポーラトランジ
スタの製造方法において、エミッタ形成用開口部を自己
整合的に縮小形成する工程を有する半導体装置の製造方
法に関する。

【０００２】

【従来の技術】半導体集積回路装置の用途として、特に
高速動作性を必要とする分野では、一般にＥＣＬ／ＣＭ
Ｌ（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ　／
Ｃｕｒｒｅｎｔ　Ｍｏｄｅ　Ｌｏｇｉｃ）系のバイポー
ラ型半導体集積回路装置が用いられている。 ＥＣＬ／ＣＭＬ系回路においては、消費電力、論理振幅
を一定とした場合、回路を構成する素子、配線の寄生容
量およびトランジスタのベース抵抗、利得帯域幅積によ
って動作速度が決定される。このうち、寄生容量の低減
に関しては、特に動作速度への寄与が大きいトランジス
タのベース・コレクタ間の接合容量を低減することが必
要であり、このためには多結晶シリコンを用いてベース
電極を素子領域の外部に引き出し、ベース面積を縮小す
ることが有効である。また、多結晶シリコン抵抗及び金
属配線を厚い分離酸化膜上に形成して、これらの寄生容
量も低減する方法が一般に採用されている。

【０００３】一方、ベース抵抗の低減には、不活性ベー
ス層を低抵抗化して可能な限りエミッタに近接させると
共に、エミッタを細くしてエミッタ直下の活性ベース層
の抵抗を減少させることが必要である。また、利得帯域
幅積の向上には、エミッタ及びベース接合を浅接合化す
ると共にコレクタのエピタキシャル層を薄くすることが
有効である。

【０００４】これらの事項を実現することを目的として
提案された従来技術として、特開昭６３−２６１７４６
号公報に開示された製造方法を説明する。

【０００５】図４（ａ）〜（ｃ）および図５（ａ）〜（
ｃ）は上記製造方法を説明するための図であり、また、
図６（ａ）〜（ｃ）および図７（ａ）〜（ｃ）は図４（
ｃ）〜図５（ｃ）の間の工程を詳細に説明するためのベ
ース及びエミッタ領域周辺の拡大図である。尚、図４お
よび図５では図面が煩雑になるのを避けるため、一部の
膜が省略されている。

【０００６】図４（ａ）は素子分離後、半導体基体上に
約３０００Åの多結晶シリコンを形成し、表面を２００
Å程度酸化（図示せず）したのち、１０００〜２０００
Åの窒化膜をベース電極及びコレクタ電極形成部分に選
択的に形成した状態を示し、１０１はＰ−　型シリコン
基板、１０２はシリコン基板１０１上に形成されたＮ＋
　型埋込拡散層、１０３は埋込拡散層１０２上に形成さ
れたＮ−　型エピタキシャル層、１０４はシリコン基板
１０１及び埋込拡散層１０２上に形成した素子分離酸化
膜、１０５はエピタキシャル層１０３及び素子分離酸化
膜１０４上に形成した多結晶シリコン、１０６ａ，１０
６ｂ，１０６ｃは多結晶シリコン１０５上に選択的に形
成した窒化膜である。Ｎ−　型エピタキシャル層１０３
は、素子分離酸化膜１０４によって、ベース・エミッタ
形成領域の第１の島領域１０３ａと、コレクタ形成領域
の第２の島領域１０３ｂに分けられる。

【０００７】次に、図４（ｂ）に示すように、窒化膜１
０６ａ，１０６ｂ，１０６ｃをマスクとして多結晶シリ
コン１０５を選択酸化し、多結晶シリコン１０５ａ，１
０５ｂ，１０５ｃを得る。１０７は多結晶シリコン１０
５を酸化して得られた多結晶シリコン酸化膜である。次
に、コレクタ電極としての多結晶シリコン１０５ｃ上の
窒化膜１０６ｃを選択的に除去し、コレクタ電極多結晶
シリコン１０５ｃに燐原子をイオン注入し、熱処理を行
ってコレクタ電極多結晶シリコン１０５ｃからの拡散で
第２の島領域１０３ｂをコレクタ抵抗低減用Ｎ＋　型領
域１０８とする。その後、ベース電極としての多結晶シ
リコン１０５ａ，１０５ｂに窒化膜１０６ａ，１０６ｂ
を介して硼素を１〜５×１０１５原子／ｃｍ２　程度イ
オン注入し、９００℃程度の温度でアニールを行ってベ
ース電極多結晶シリコン１０５ａ，１０５ｂ中の硼素原
子濃度を均一化する。次いで、多結晶シリコン酸化膜１
０７のうちエミッタ形成領域部分１０７ａを選択的に除
去し、内壁を酸化して２００Å程度の内壁酸化膜１０９
を形成する。この時、多結晶シリコン１０５ａ，１０５
ｂからの拡散によりＰ＋型の不活性ベース１１０がエピ
タキシャル層の第１の島領域１０３ａ内に形成される。 この状態を図４（ｃ）及び図６（ａ）に示す。

【０００８】次に、ＢＦ２　を１〜５×１０１３原子／
ｃｍ２　程度イオン注入して第１の島領域１０３ａ内に
図５（ａ）および図６（ｂ）に示すように活性ベース１
１１を形成した後、同図に示すように全面に１０００Å
程度の酸化膜１１２と２０００Å程度の多結晶シリコン
１１３をＣＶＤで形成する。尚、図５（ａ）ではＣＶＤ
酸化膜１１２は省略されている。

【０００９】次に、反応性イオンエッチングを用いて多
結晶シリコン１１３をエッチングし、さらにＣＶＤ酸化
膜１１２と内壁酸化膜１０９のエッチングをドライエッ
チングで行うことにより、図５（ｂ）及び図６（ｃ）に
示すようにエミッタ形成用の開口を行う。この時、多結
晶シリコン１１３とＣＶＤ酸化膜１１２は図６（ｃ）に
示すように開口部（多結晶シリコン酸化膜１０７ａを除
去した部分の開口部）の側壁にのみサイドウォールとし
て残り、窒化膜１０６ａと窒化膜１０６ｂで画定される
開口部よりも狭いエミッタ形成用の開口部がセルフアラ
インで開口される。又、この時同時に、図５（ｂ）に示
すようにコレクタ電極多結晶シリコン１０５ｃが露出す
る。

【００１０】次に、図７（ａ）に示すように全面に３０
００Å程度の多結晶シリコン１１４を堆積し、表面に２
００Å程度の酸化膜１１５を形成した後、多結晶シリコ
ン１１４に砒素を１×１０１６原子／ｃｍ２　程度イオ
ン注入する。

【００１１】次に、図７（ｂ）に示すように酸化膜１１
５、多結晶シリコン１１４、窒化膜１０６ａ，１０６ｂ
をエッチングし、多結晶シリコン１１４を前記エミッタ
形成用開口部およびその周辺部分にのみ残す。その後、
熱処理により多結晶シリコン１１４からの拡散で活性ベ
ース１１１中にエミッタ１１６を形成する。

【００１２】次に、多結晶シリコン１０５ａ，１０５ｂ
，１１４の表面の薄い酸化膜を除去後、白金を蒸着し、
熱処理を行って図７（ｃ）および図５（ｃ）に示すよう
に多結晶シリコン１０５ａ，１０５ｂ，１０５ｃ，１１
４表面に白金シリサイド１１７を形成する。この時、抵
抗上などシリサイド化しない部分には、上記薄い酸化膜
を残しておく。また、酸化膜上に未反応のまま残った白
金は王水によって除去する。その後、同図に示すように
全面にＣＶＤ酸化膜１１８を堆積させる。最後に、図５
（ｃ）に示すようにコンタクトホールを開口し、金属電
極配線１１９の形成を行う。

【００１３】以上のような製造方法によれば、多結晶シ
リコンの選択酸化領域にエミッタを形成し、該酸化領域
に隣接する残存多結晶シリコンからの拡散により、高濃
度不活性ベースを形成するので、高濃度不活性ベースと
エミッタとの間隔を著しく縮小することができ、また最
小設計寸法よりも幅の狭いエミッタを形成することがで
きる。又、ベース領域全体の幅は、最小設計寸法の三倍
でよいためベース・コレクタ接合容量を低減する事がで
きる。又、エミッタ接合のほとんど全てが、低濃度の活
性ベースとの接合であり、エミッタ幅の縮小と相俟って
エミッタ・ベース接合容量も減少される。

【００１４】また、接合深さは０．３μｍ以下に形成す
ることができるので、エピタキシャル層を１μｍまたは
それ以下に薄膜化することができ、キャリアのコレクタ
空乏層走行時間が短縮する。又、上述の接合容量の減少
によりコレクタ時定数、エミッタ時定数が短縮し、これ
らにより利得帯域幅積を向上させることができる。従っ
て、トランジスタのベース抵抗、寄生容量を低減し、利
得帯域幅積を向上させることができるので、著しい高速
化を達成することができるという特長を有している。

【００１５】

【発明が解決しようとする課題】しかしながら、以上述
べたような従来の製造方法では、図６（ｂ），（ｃ）に
示すように多結晶シリコン１１３，ＣＶＤ酸化膜１１２
および内壁酸化膜１０９をエッチングしてエミッタ形成
用開口部を形成する際、エッチングがドライエッチング
で行われるため、開口部底部に露出するシリコン表面が
、プラズマによって発生した高エネルギーのエッチング
ガスにより損傷を受けるという問題点があった。そして
、この損傷領域にエミッタが形成されるのであるから、
上記損傷は、例えばエミッタ・ベース接合でのリーク電
流の増加といったような素子性能の悪化につながるとい
う問題点がある。

【００１６】この発明は上記の点に鑑みなされたもので
、エミッタ形成用開口部を縮小形成する際、半導体基体
に対するダメージ（損傷）を防止し得る半導体装置の製
造方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】この発明では、最終的に
酸化膜のウェットエッチング（ウォッシュアウト）で縮
小されたエミッタ形成用開口部を形成する。具体的には
次のような製造方法とする。すなわち、半導体基体上の
多結晶半導体膜の一部に開口部を形成し、その内壁に薄
い酸化膜を形成した後、開口部の底部の一部に耐酸化性
膜パターンを形成し、それをマスクとして開口部の内壁
を選択酸化した後、前記耐酸化性膜パターンを除去し、
さらにその直下の薄い酸化膜をウェットエッチング（ウ
ォッシュアウト）で除去し、縮小されたエミッタ形成用
開口部を形成する。また、前記耐酸化性膜パターンは、
前記開口部の側壁に対する絶縁膜のサイドウォール形成
、そのサイドウォールをマスクとする全面の第２の多結
晶半導体膜に対するＰ型不純物の選択的導入、Ｐ型不純
物導入部の第２の多結晶半導体膜がアルカリエッチング
では極端にエッチングレートが遅いことを利用しての第
２の多結晶半導体膜のパターニング、得られた第２の多
結晶半導体膜パターンをマスクとする耐酸化性膜のパタ
ーニングにより、前記開口部に対して自己整合的に形成
する。

【００１８】

【作用】上記この発明では、最終的に酸化膜のウェット
エッチング（ウォッシュアウト）で縮小されたエミッタ
形成用開口部を形成するので、半導体基体にダメージを
与えない。また、自己整合的に工程を進めて、自己整合
で縮小されたエミッタ形成用開口部を形成できる。

【００１９】

【実施例】以下この発明の一実施例を図１〜図３を参照
して説明する。まず、Ｐ−　型シリコン基板（図示せず
）に図１（ａ）に示すようにＮ＋　型埋込拡散層２０１
を選択的に形成した後、前記基板上の全面にＮ−　型エ
ピタキシャル層を成長させ、その一部を分離酸化膜２０
２に変換することにより、前記埋込拡散層２０１上にエ
ピタキシャル層の第１の島領域２０３と第２の島領域（
図示せず）を形成する。その後、以上の半導体基体上の
全面に約３０００Åの多結晶シリコン２０４を形成し、
その表面を２００Å程度酸化して酸化膜２０５を形成し
た後、多結晶シリコン２０４上のゲート電極形成部分お
よび図示しないコレクタ電極形成部分に選択的に１００
０〜２０００Åの窒化膜２０６（コレクタ電極形成部分
の窒化膜は図示せず）を形成する。

【００２０】次に、窒化膜２０６をマスクとして多結晶
シリコン２０４を選択酸化することにより、図１（ｂ）
に示すようにベース電極多結晶シリコン２０７ａ，２０
７ｂとコレクタ電極多結晶シリコン（図示せず）を形成
する。２０８は多結晶シリコン２０４を酸化して得られ
た多結晶シリコン酸化膜であり、特に２０８ａはゲート
電極多結晶シリコン２０７ａ，２０７ｂ間のエミッタ形
成領域部分の多結晶シリコン酸化膜である。

【００２１】次に、コレクタ電極多結晶シリコン（図示
せず）上に窒化膜（図示せず）を選択的に除去し、コレ
クタ電極多結晶シリコンに燐をイオン注入し、熱処理を
行ってコレクタ電極多結晶シリコンからエピタキシャル
層の第２の島領域（図示せず）に燐を拡散させることに
より、該第２の島領域をコレクタ抵抗低減用Ｎ＋　型領
域とする。

【００２２】その後、ベース電極多結晶シリコン２０７
ａ，２０７ｂに窒化膜２０６を介して硼素を１〜５×１
０１５ｃｍ−２程度イオン注入し、９００℃程度の温度
でアニールを行って、ベース電極多結晶シリコン２０７
ａ，２０７ｂ中の硼素濃度を均一化する。

【００２３】次いで、多結晶シリコン酸化膜２０８のう
ちエミッタ形成領域部分の多結晶シリコン酸化膜２０８
ａを図２（ａ）に示すように選択的に除去し、開口部２
０９を形成し、その内壁を酸化して２００Å程度の内壁
酸化膜２１０を形成する。この時、ベース電極多結晶シ
リコン２０７ａ，２０７ｂからの拡散により、エピタキ
シャル層の第１の島領域２０３内にＰ＋　型の不活性ベ
ース２１１が形成される。

【００２４】次に、開口部２０９を介して第１の島領域
２０３内に硼素を１〜５×１０１３ｃｍ−２程度イオン
注入することにより、図２（ｂ）示すように第１の島領
域２０３内に活性ベース２１２を形成する。その後、開
口部２０９の内壁を含む全面に５００Å程度の窒化膜２
１３、１０００Å程度の多結晶シリコン２１４、更には
２０００Å程度の酸化膜２１５をＣＶＤ法を用いて連続
して形成する。そして、酸化膜２１５を反応性イオンエ
ッチングを用いてエッチングすることにより、図２（ｂ
）に示すように開口部２０９の側壁に酸化膜２１５のサ
イドウォール２１５ａを形成する。

【００２５】その後、サイドウォール２１５ａをマスク
として多結晶シリコン２１４の露出部分に１×１０１６
ｃｍ−２程度の硼素をイオン注入し、アニールすること
により、多結晶シリコン２１４の露出部分を高濃度Ｐ型
多結晶シリコン層とする。次いで、酸化膜のサイドウォ
ール２１５ａを例えば弗酸系のエッチング液で除去した
後、ＫＯＨ等のアルカリ溶液を用いて多結晶シリコン２
１４をエッチングすることにより、図２（ｃ）に示すよ
うに開口部２０９の底部の一部に多結晶シリコンパター
ン２１４ａを形成する。すなわち、この多結晶シリコン
パターン２１４ａ部分は高濃度Ｐ型多結晶シリコン層部
分であり、上記アルカリ溶液による多結晶シリコンのエ
ッチングでは高濃度（１×１０１９ｃｍ−３以上）のＰ
型層部分の多結晶シリコンのエッチングレートが極端に
低下するため、前記パターン２１４ａ部分を前記イオン
注入とアニールにより高濃度Ｐ型部分とした後、全体の
エッチングを行えば前記パターン２１４ａ部分のみ残り
、多結晶シリコンパターン２１４ａを形成できる。この
時、窒化膜２０６上の多結晶シリコン２１４も高濃度Ｐ
型層部分であるから残存する。

【００２６】次に、多結晶シリコンパターン２１４ａを
マスクとして窒化膜２１３を燐酸（Ｈ３　ＰＯ４　）に
よるウェットエッチング、又は、ＣＦ４　ガス等による
ドライエッチングでエッチングすることにより、前記多
結晶シリコンパターン２１４ａと同一パターンの窒化膜
パターン２１３ａを図２（ｃ）に示すように開口部２０
９の底部の一部に形成する。

【００２７】その後、多結晶シリコンパターン２１４ａ
と、窒化膜２０６上の残存多結晶シリコン２１４をフッ
硝酸系のエッチング液で除去した後、窒化膜パターン２
１３ａをマスクとして開口部２０９の内壁を選択酸化す
ることにより、図３（ａ）に示すように、窒化膜パター
ン２１３ａ部分以外の開口部２０９内壁に２０００Å程
度の酸化膜２１６を形成する。

【００２８】その後、窒化膜パターン２１３ａおよび、
窒化膜２０６上の残存窒化膜２１３を燐酸（Ｈ３　ＰＯ
４　）によるウェットエッチングで除去した後、希弗酸
（ＨＦ）により酸化膜のウォッシュアウトを施し、前記
窒化膜パターン２１３ａが存在した部分の薄い内壁酸化
膜２１０のみを除去することにより、図３（ｂ）に示す
ように開口部２０９内の底部の一部にエミッタ形成用開
口部２１７を縮小形成する。

【００２９】その後、開口部２０９，２１７内を含む全
面に同じく図３（ｂ）に示すように３０００Å程度多結
晶シリコン２１８を堆積させ、その表面を２００Å程度
酸化して酸化膜２１９を形成する。その後、砒素を１×
１０１６ｃｍ−２程度、多結晶シリコン２１８にイオン
注入する。なお、多結晶シリコン２１８の堆積前に、窒
化膜２０６を除去する工程を追加しても構わない。その
後、熱処理により、多結晶シリコン２１８からの拡散で
図３（ｂ）に示すように活性ベース２１２内にエミッタ
２１９を形成する。続いて図示しないが全面に２０００
Å程度のＣＶＤ酸化膜を形成し、コンタクトホールを開
口し、金属電極を形成することにより、バイポーラ型半
導体集積回路装置が完成する。

【００３０】

【発明の効果】以上詳細に説明したように、この発明に
よれば、最終的に酸化膜のウェットエッチング（ウォッ
シュアウト）で縮小されたエミッタ形成用開口部を形成
するので、半導体基体にダメージを与えることを防止で
きる。したがって、半導体基体の損傷による素子性能の
低下を防止できる。また、工程は自己整合的に進めて、
自己整合でエミッタ形成用開口部を縮小形成できる。

【図面の簡単な説明】

【図１】この発明の一実施例の一部を示す工程断面図で
ある。

【図２】この発明の一実施例の一部を示す工程断面図で
ある。

【図３】この発明の一実施例の一部を示す工程断面図で
ある。

【図４】従来の製造方法の一部を示す工程断面図である
。

【図５】従来の製造方法の一部を示す工程断面図である
。

【図６】従来の製造方法の部分拡大図である。

【図７】従来の製造方法の部分拡大図である。

【符号の説明】

２０４　　多結晶シリコン ２０６　　窒化膜 ２０８ａ　　多結晶シリコン酸化膜 ２０９　　開口部 ２１０　　内壁酸化膜 ２１３　　窒化膜 ２１３ａ　　窒化膜パターン ２１４　　多結晶シリコン ２１４ａ　　多結晶シリコンパターン ２１５　　酸化膜 ２１５ａ　　サイドウォール ２１６　　酸化膜 ２１７　　エミッタ形成用開口部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基体上に第１の多結晶半導体膜
   を形成し、それを第１の耐酸化性膜をマスクとして選択
   酸化し、酸化膜を除去することにより第１の多結晶半導
   体膜の一部に開口部を形成する工程と、前記開口部の内
   壁に薄い酸化膜を形成した後、前記内壁を含む全面に第
   ２の耐酸化性膜、第２の多結晶半導体膜および絶縁膜を
   順次形成する工程と、前記絶縁膜をエッチングして該絶
   縁膜のサイドウォールを前記開口部の側壁に形成した後
   、該サイドウォールをマスクとして前記第２の多結晶半
   導体膜の露光した部分にＰ型不純物を導入し、前記サイ
   ドウォールの除去後、前記第２の多結晶半導体膜をアル
   カリエッチングでエッチングすることにより、前記開口
   部の底部の一部に前記第２の多結晶半導体膜のパターン
   を形成する工程と、その第２の多結晶半導体膜パターン
   をマスクとして同一パターンに下層の第２の耐酸化性膜
   をパターニングした後、その第２の耐酸化性膜パターン
   をマスクとして前記開口部の内壁を選択酸化する工程と
   、その後、第２の耐酸化性膜パターンを除去し、更にそ
   の直下の薄い酸化膜をウェットエッチングで除去し、開
   口部を形成する工程とを具備してなる半導体装置の製造
   方法。