JPH04271396A - ディジタル音声信号受け渡し方法及びそれに用いられるプレーヤ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル信号受け
渡しシステムとディジタル音声信号処理回路及び信号変
換回路に関し、例えば、特定された音声情報等を電気信
号の形態のまま特定された者に受け渡して販売ないし提
供することを実現したディジタル信号受け渡しシステム
と、それに好適なディジタル音声信号処理回路及び信号
変換回路に利用して有効な技術に関するものである。。

【０００２】

【従来の技術】情報等の商品化の例としては、古くから
は紙を媒体として文字等を印刷して販売する新聞や雑誌
等がある。上記紙に代えて、フロッピーディスクメモリ
やＩＣカードといったような記憶媒体を介して各種ソフ
トウェア等を販売する例もある。また、ケーブルテレビ
ジョンや衛星放送のように通信手段を介して契約した特
定者にニュースや放送番組を提供することも行われてい
る。さらに、従来のノート型パーソナルコンピュータや
電子手帳とは異なり、時間と場所の制約を受けずに、他
の人にメッセージを送ったり、データベースへのアクセ
ス、さらには情報の加工を簡単に行えるようにした携帯
型コンピュータが、１９９０年１１月２６日付『日経エ
レクトロニスク』頁１１６〜頁１２４において提案され
ている。このシステムにおいては、携帯型端末に対して
、公衆電話やＦＭ放送を通してデータ電送を行ことや、
ＩＣカードを本屋や駅売店により提供すること等が提案
されている。また、ディジタル回路により実現できるデ
ィジタルアナログ変換器が特開昭６１−２３６２２２号
公報により提案されている。

【０００３】

【発明が解決しようとする課題】新聞や雑誌といったよ
うな紙を媒体として情報等を商品化して販売する場合に
は、印刷や輸送に時間がかかりタイムリーな情報の販売
に不向きであるばかりでなく、紙を作るために森林伐採
を行うことや不要になったときにゴミの排出させるとい
ったような地球環境の悪化をもたらす。また、電子手帳
等のようにＩＣカードやフローピーディスクを媒体とし
た場合には、電子手帳やパーソナルコンピュータといっ
た端末装置が必要となるばかりでなく、これらの端末装
置は電子手帳等のように情報加工を前提とするものであ
るから、その操作が比較的複雑で使い勝手が悪く一般的
な普及を妨げている。また、ＦＭ放送を利用して大量の
データを流すようにした場合には、必要な情報の選択が
煩わしいものとなるばかりでなく、上記衛星放送やケー
ブルテレビジョン放送と同様に必要な情報の他不必要な
情報までも一括契約により受け取ることとなり非効率的
である。

【０００４】そこで、本願発明者等は、電気信号の形態
ままの情報等を一般的な商品と同様な形態で受け渡しす
ることを可能にしたディジタル信号受け渡しシステムと
それに好適なディジタル音声信号処理回路及び信号変換
回路を開発するに至った。この発明の目的は、電気的な
ディジタル信号の形態のままで商品価値を持つようにし
た情報等の販売を実現したディジタル信号受け渡しシス
テムを提供することにある。この発明の他の目的は、デ
ィジタル音声信号の高品質で多様な再生を実現したディ
ジタル音声信号処理回路を提供することにある。この発
明の更に他の目的は、ディジタル／アナログ変換等に用
いられるディジタル回路に好適な信号変換回路を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ディジタル信号の受け渡し
においてディジタル信号供給源と一対一に対応して端末
装置としてのプレーヤを電気的に接続し、特定されたデ
ィジタル信号を電気信号の形態で受け取り記憶回路に記
憶させるとともにプレーヤ単独で記憶させたディジタル
信号の再生を行う。ディジタル化された音声信号の無音
期間を検出し、その無音期間を拡大させて遅聴き再生や
無音期間を短縮させて早聴き再生を実現する。ディジタ
ル入力信号に対応したパルス幅の信号を、１回の信号変
換期間において複数回繰り返して行うようにする。

【０００６】

【作用】プレーヤは、ディジタル信号を電気信号の形態
で受け取り、単独で再生するものであるので受け渡され
たディジタル信号の価値をそのままで発揮させることで
きる。これにより、ディジタル信号の形態のままでよい
からその加工、製造や販売システムの構築が容易に行え
るとともに、プレーヤの構成が簡単でかつ操作も易しい
から誰にでも扱える。ディジタル音声信号の無音期間を
実質的に拡大したり拡張させることにより、音声品質を
劣化させることなく、早聴きや遅聴きが可能になる。そ
して、ディジタル入力信号に対応して繰り返しパルス幅
変調信号を形成することにより、平滑したときのリップ
ルを大幅に減少できるから高品質のアナログ信号を得る
ことができる。

【０００７】

【実施例】図１には、この発明に係るディジタル信号受
け渡しシステムの一実施例の要部ブロック図が示されて
いる。この実施例では、ディジタル信号を商品化して販
売することを目的としたシステムに向けられている。す
なわち、ディジタル信号の受け渡しの１つの形態として
ディジタル信号の販売がある。同図には、ディジタル信
号販売システムのうち、端末装置のブロック図が示され
ている。この端末装置は、タバコやジュースといったよ
うな清涼飲料水の自動販売機に相当するものである。こ
の端末装置は情報サーバといった役割を果たし、特に制
限されないが、広帯域ディジタル通信回線Ｂ−ＩＳＤＮ
を介してディジタル信号の販売元と接続されて、商品と
してのディジタル信号の受け取りを行う。このようなシ
ステムを採ることにより、ディジタル信号は、上記タバ
コやジュースといったような商品と同様に、通信回線を
通すことにより特定された端末装置に対してのみ電送さ
せる。この場合の商品としてのディジタル信号にあって
は、上記タバコやジュースといったような一般的な商品
の搬送のように交通渋滞や大気汚染をもたらこともなく
、高速にしかも大量の商品としてのデータ転送を行うこ
とができる。上記端末装置は、例えば駅売店やタバコ屋
や本屋といったような商店の店先に設置される。端末装
置は、大きく分けると入力部、記憶部及び出力部から構
成され、各回路ブロックはＶＭＥバスにより接続されて
ディジタル信号や、各種制御信号の授受が行われる。 この端末装置に同図で点線で示したプレーヤを接続し、
商品としての特定のディジタル信号が電気信号の形態の
ままで受け渡される。

【０００８】図２には、上記端末装置の入力部のブロッ
ク図が示されている。上記端末装置の入力部は、広帯域
ディジタル通信回線Ｂ−ＩＳＤＮに対応したディジタル
入力インターフェイスＩＮＦと、アナログ信号の形態で
の入力信号を受け取るアナログ入力インターフェイス（
右アナログ入力、左アナログ入力）を持つ。アナログ入
力インターフェイスは、右入力Ｒｉｎと左入力Ｌｉｎに
対応してロウパスフィルタＬＰＦがそれぞれ設けられ、
アナログ入力信号ＲｉｎとＬｉｎに含まれる余分な周波
数帯域成分が予め除去される。そして、これらの入力信
号ＲｉｎとＬｉｎは、マルチプレクサＭＰＸを介して時
間的に交互に選択されてサンプル＆ホールド回路Ｓ／Ｈ
に取り込まれ、アナログ／ディジタル変換回路ＡＤＣに
よりディジタル信号に変換される。このとき、アナログ
／ディジタル変換回路ＡＤＣからは時系列的に右チャン
ネル信号と左チャンネル信号の２チンャネル（ステレオ
）のディジタル信号が時分割的に出力され、上記ディジ
タル入力インターフェイスＩＮＦに取り込まれる。 このようなアナログ入力インターフェイスは、例えば放
送等により送られる音楽番組や定時のニュース番組、株
式情報あるいは各種商品市況等をディジタル信号化して
記憶回路に記憶させる等のために用いられる。なお、モ
ノラル信号は、上記右又は左入力信号を用いて入力され
る。音楽番組のように帯域の広い入力信号に対しては、
ロウパスフィルタＬＰＦの帯域を広くし、ニュース番組
のように帯域の狭い入力に対してはロウパスフィルタＬ
ＰＦの帯域を狭く切り換える等の機能を付加してもよい
。ＩＮＣＴは、入力部コントローラであり、点線で示し
たＮＩＦは、上記Ｂ−ＩＳＤＮに対応したネットワーク
インターフェイスである。

【０００９】上記アナログ入力インターフェイスは、電
話回線に接続して留守番電話機からのメッセージを受け
取るようにしてもよい。この場合、端末装置に電話機能
が付加され、上記留守番電話と接続して録音されたメッ
セージを受け取るようにしてもよい。このようにアナロ
グ入力インターフェイスを用いると、メッセージの転送
時間が長くなってしまう。そこで、ディジタル回線を持
つ加入者にあっては、ディジタル式の留守番電話機によ
りメッセージをディジタル信号化して記憶させるように
しておけば、記録された複数のメッセージを極く短い時
間で受け取ることができる。このようにすれば、出先に
おいて交通機関等による移動中の任意のときにメッセー
ジを聞き取るようにすることができる。

【００１０】図３には、上記端末装置における記憶部の
一実施例のブロック図が示されている。この記憶部は、
ハードディスクメモリＨＤＤ等のような外部記憶装置と
、バッファメモリとしてのＲＡＭ（ランダム・アクセス
・メモリ）、及び上記のようなディジタル入力又はアナ
ログ入力のための情報処理プログラムや、ハードディス
クメモリＨＤＤとのデータ授受、液晶表示装置ＬＣＤの
表示動作及び出力部に接続されるプレーヤとのデータ転
送動作等の各種プログラムが格納されたＲＯＭ（リード
・オンリー・メモリ）及び上記プログラムに従った情報
処理や制御動作を行うマイクロプロセッサＣＰＵを含む
。ＲＡＭは、特に制限されないが、約１ＭＢの記憶容量
を持ち、ＲＯＭは約５１２ＫＢ（キロバイト、以下同じ
）の記憶容量を持つ。ハードディスクメモリＨＤＤは、
特に制限されないが、約２５０ＭＢ（メガバイト、以下
同じ）の記憶容量を持ち、電源遮断時のバックアップメ
モリとしての機能を持つ他、多種類のディジタル信号を
格納しておくといった倉庫のような役割を果たす。 このハードディスクメモリＨＤＤは、ハードディスクコ
ントローラＨＤＤＣを介して内部バスに接続され、マイ
クロプロセッサＣＰＵの指示に従いデータの書き込みと
読み出しを行う。

【００１１】ＬＣＤは、液晶表示装置であり、情報メニ
ューの表示、操作指示等を表示するために用いられる。 その表面はタッチキー機能が付加されて、表示メニュー
の選択や、表示切り換え等を行う。例えば、プレーヤを
差し込むと、表示画面に最初に表示される情報メニュー
として、１．音楽、２．ニュース、３．天気予報、４．
株式市況、５．朗読等が表示される。そして、その中の
１つ、例えば２．ニュースを指定すると画面が切り替わ
り、１．ＮＨＫ、２．ＦＥＮ、３．交通情報、４．スポ
ーツニュース等の表示が行われる。そして、希望するニ
ュース番組を指定することにより、それに対応したディ
ジタル信号をプレーヤが受け取る。例えば、１．音楽の
場合には、クラシック、ポピューラー、歌謡曲、ジャズ
といったような音楽ジャンルが表示され、特定の音楽ジ
ャンルを選択すると、それに対応して販売可能な曲名が
表示される。この曲情報は、特に制限されないが、ＲＯ
Ｍ又はハードディスクメモリの特定のエリアに格納させ
ておくものとする。ハードディスクメモリＨＤＤに該当
曲が無いときには、上記通信回線Ｂ−ＩＳＤＮを介して
ディジタル信号販売元と接続され、目的の音楽プログラ
ムの伝送を受けてプレーヤに引き渡される。上記ＬＣＤ
は、ＬＣＤコントローラＬＣＤＣを介して内部バスに接
続され、上記のような表示とそれに対応したタッチキー
の入力が行われる。バスインターフェイスＶＭＥＩＮＦ
は、上記内部バスとＶＭＥバスとの接続を行うＶＭＥバ
スインターフェイスである。

【００１２】上記ニュースや株式市況といったように時
間の経過とともに最新情報に置き換える必要のあるもの
は、後述する出力部に設けられるバッファメモリＢＭに
格納させておくようにする。これにより、逐一ハードデ
ィスクメモリＨＤＤをアクセスすることなく、直ちにプ
レーヤに転送することができる。また、音楽プログラム
でも、販売量の多いものはバッファメモリＢＭに格納し
ておくものとしてもよい。この場合、表示メニューとし
て各音楽ジャンルに対応して販売量がトップテンのもの
を表示させて、ユーザーの選択を容易にするようにして
もよい。

【００１３】上記端末装置の出力部は、図４に示すよう
にＶＭＥバスに接続される出力インターフェイスＯＵＴ
ＩＮＦと、プレーヤ制御回路ＰＣＴＬ、バッファメモリ
ＢＭ、モニターコントロール回路ＭＯＣＴＬ及びモニタ
ー回路ＭＯＮＴ等から構成される。出力部は、プレーヤ
との接続を行うコネタクを持ち、プレーヤとコネクタを
介して接続されて、商品としてのディジタル信号の受け
渡しを行う。バッファメモリＢＭは、約９６ＭＢの比較
的大きな記憶容量を持つ、これは後述するようなプレー
ヤの最大記憶容量８ＭＢの約１０倍に相当する。モニタ
ー回路ＭＯＮＴは、特に制限されないが、スピーカやヘ
ッドフォン出力を備えて音楽プログラムの選曲のときに
サワリの部分を聞かせる等のために用いられる。この機
能は、いわば本屋の立ち読みといった機能であり、無形
のディジタル信号の販売促進や、ディジタル信号の選択
ミスを防ぐ上で有効である。上記のモニター出力機能は
、特に制限されないが、約１０秒程度を最大時間として
、タッチキー等がオン状態である期間だけ出力させるよ
うにする。これにより、目的が達成されしだいモニター
出力が停止されるのでモニター再生の無駄時間をなくす
ことができる。このモニター回路ＭＯＮＴとそのコント
ローラＭＯＣＴＬは、後述するプレーヤの再生回路と同
等のものが用いられる。

【００１４】前記のように自動販売機により販売される
タバコやジュースといった商品は、包装又は容器の中に
入れられて包装や容器と一体的に販売される。また、従
来の商品化された情報等は、紙を媒体とした印刷物、フ
ロッピーやＩＣメモリを媒体としてそれが包装や容器と
いった役割を果たして販売される。そして、音楽プログ
ラムも磁気テープやコンパクトディスクといった記憶媒
体と一体的に販売される。これらの媒体は、それ自体で
は何の商品価値も持たない。それが電子手帳やパーソナ
ルコンピュータといった端末装置と組み合わせされて、
商品としての情報の取り出しと加工が行われる。また、
音楽プログラムもカセット式テープレコーダや再生装置
と組み合わせれてはじめて商品の価値が発揮される。こ
れに対して、本願においては、上記のような容器といっ
た役割を果たす記憶媒体を介在させること無しに商品と
してのディジタル信号を電気信号の形態のままで受け渡
しを行うようにする。このような電気信号の形態のまま
でのディジタル信号の受け渡しのために、プレーヤには
記憶回路ＲＡＭが搭載される。そして、このＲＡＭに取
り込まれたディジタル信号は、プレーヤの持つ再生回路
によりプレーヤ単体での再生が可能にされる。すなわち
、受け渡された商品が、そのまま直ちに商品としての価
値を発揮する。このような２つの特徴が、従来における
商品の取引きと大きく異なるものである。また、上記の
ようにプレーヤを端末装置に接続して、商品としてのデ
ィジタル信号を受け渡しを行うシステムでは、必要なと
きに必要な情報のみを特定して販売できる。

【００１５】図４において、ＰＯＷは電源回路であり、
特に制限されないが、プレーヤへの高速なディジタル信
号の伝送、言い換えるならば、書き込み動作のために、
端末装置から動作電源の供給が行われる。また、プレー
ヤの電源として、後述するような一次電池に代えて充電
が可能な二次電池を用いた場合や、一次電池と二次電池
とが内蔵される場合には、プレーヤが情報サーバに接続
されたときに、上記のようなディジタル信号の受け渡し
が行われるとともに、上記の電源回路ＰＯＷにより二次
電池に対する急速充電も行われる。上記出力部とプレー
ヤとの間で授受される信号の例としては、上記動作電圧
Ｖ、ディジタル信号Ｄ、アドレス信号Ａ、コントロール
信号Ｃ及びステータス信号Ｓ等がある。

【００１６】図５には、上記プレーヤの一実施例のブロ
ック図が示されている。プレーヤは、大きく分けるとデ
ィジタル信号を記憶する記憶回路ＲＡＭ、ゲートアレイ
等から構成される大規模集積回路ＬＳＩ、再生回路から
構成される。記憶回路ＲＡＭは、特に制限されないが、
約８ＭＢの記憶容量を持つ疑似スタティック型ＲＡＭか
ら構成される。例えば、後述するよう約４Ｍビットの疑
似スタティック型ＲＡＭ（ＰＳＲＡＭ）を１６個搭載し
て、上記約８ＭＢの記憶容量を実現する。ＬＳＩは、コ
ントローラＣＴＬ、アドレスカウンタＡＣ、マルチプレ
クサＭＰＸ及びパラレル／シリアル変換回路Ｐ／Ｓが搭
載される。コントローラＣＴＬは、記憶回路ＲＡＭに記
憶されたディジタル信号の読み出し再生動作のときの各
種制御信号の他、記憶回路ＲＡＭへのデータ入力のとき
の制御信号も形成する。アドレスカウンタＡＣは、記憶
回路ＲＡＭに記憶されたディジタル信号を読み出しとき
のアドレス信号を生成する。マルチプレクサＭＰＸは、
記憶回路ＲＡＭをサーバ（端末装置）からアクセスする
ときと、記憶回路ＲＡＭを内部でアクセスするときのア
ドレス切り換えを行う。すなわち、記憶回路ＲＡＭへの
ディジタル信号の書き込みはサーバ側からのアドレスに
より行われ、そのディジタル信号の再生動作のときの読
み出しはアドレスカウンタＡＣにより生成されたアドレ
スにより行われるものである。

【００１７】ＬＰＦは、ロウパスフィルタであり、ディ
ジタルフィルタ回路から構成されて再生に必要な帯域成
分のみをディジタル／アナログ変換回路に入力する。こ
の実施例では、後述するように情報やプログラムに応じ
て複数のサンプリングレートのディジタル信号を扱うよ
うにするものである。これらのサンプリングレートに応
じてディジタルフィルタの通過帯域の切り換えも行われ
る。ディジタル／アナログ変換回路は、時分割的に入力
されるステレオ信号に対応して左右に分離された左右チ
ャンネルのアナログ信号を出力する機能を持つ。なお、
ディジタル信号がモノラル信号である場合には、両チャ
ンネルから同じアナログ信号が出力される。プレーヤは
、小型軽量化のために音声出力はヘッドフォンにより行
うようにするものである。出力ＲとＬはそのためのヘッ
ドフォン端子である。

【００１８】図６には、プレーヤを構成する実装基板の
一実施例の平面図が示されている。プレーヤは、コント
ロール基板とメモリ基板から構成される。コントロール
基板には、長手方向の両端にボタン電池を挿入する電源
部とコネクタ部が分けられて設けられ、その間の基板表
面に上記ＬＳＩやアンプＡＭＰ１，ＡＭＰ２、ロウパス
フィルタＬＰＦ及びディジタル／アナログ変換回路ＤＡ
Ｃを構成する各半導体集積回路装置等の電子部品が搭載
される。コネタクは、ＪＥＩＤＡ規格（メモリカード等
の規格）に合わせたものが用いられる。電源部はボタン
電池ホルダからなり、例えばアルカリボタン電池（ＬＲ
４４）が４個実装可能にされる。このコントロール基板
のサイズは、特に制限されないが、縦が５２ｍｍ、横が
８２ｍｍとされて既存のＩＣカード用のケースに収納可
能にされる。メモリ基板は上記コントロール基板におけ
る比較的厚さの厚いコネクタ部と電源部に対応した部分
を除いた大きさに相当し、両面に８個ずつのＰＳＲＡＭ
が搭載される。このメモリ基板とコントロール基板とは
フレキシブル配線基板により接続される。すなわち、上
記２つの基板は、検査や修理等を容易にするために見開
き可能にされる。

【００１９】図７には、ケースに収められた状態の実装
基板の側面図が示されている。上記コントロール基板の
電源部とコネクタ部を除く表面にメモリ基板がフレキシ
ブル配線基板を介することにより折り返して重ね合わさ
れる。これにより、既存のＩＣカード（ＲＡＭカード）
と同等のケースに収納可能となり、小型でかつ薄型のプ
レーヤが実現できる。また、上記のように修理のときに
メモリ基板とコントロール基板とを開いた状態にできる
からＩＣやＬＳＩ等の電子部品の取替等が簡単にできる
。

【００２０】図８には、プレーヤの他の一実施例の平面
図が示されている。この実施例では、プレーヤ本体とメ
モリ部とが着脱可能にされる。すなわち、プレーヤ本体
は、前記同様にコントロール基板にコントロール用のＬ
ＳＩやディジタル／アナログ変換回路ＤＡＣ及びアンプ
等のＩＣや電池ケース及びＪＥＩＤＡ規格準拠のメモリ
カードコネクタ等から構成される。そして、同図に点線
で示すように内部に薄いカード状態のメモリ部（メモリ
カード）を挿入できる空間と、メモリ部コネクタが設け
られる。メモリ部は、例えば薄いカード状のプラスティ
ックケースに、前記のような疑似スタティック型ＲＡＭ
とそのバックアップ用の電池が収められて構成される。 このようにメモリ部を着脱可能にすることにより、複数
種類のメモリカードを用意できる。例えば、ＲＡＭとし
てはスタティック型ＲＡＭやダイナミック型ＲＡＭや、
あるいはその記憶容量が複数種類からなるものを用意で
きる。また、上記のようなＲＡＭの他に、ＲＯＭカード
も用いることができる。ＲＯＭカードとしては、マスク
型ＲＯＭを用いるもの他、ＥＥＰＲＯＭを用いてディジ
タル信号の受け渡しを行うようにしてもよい。このよう
なＥＥＰＲＯＭを用いた場合には、ディジタル信号の受
け渡し、言い換えるならば、ディジタル信号の書き込み
動作がＲＡＭを用いる場合に比べて多少時間がかかる反
面、バックアップ用の電池が不用になるからメモリカー
ドの製造や取扱いが簡便になる。

【００２１】図９には、上記プレーヤ本体とメモリ部の
一実施例のブロック図が示されている。プレーヤ本体の
外側には、前記のような情報サーバと接続されるＪＥＩ
ＤＡ規格準拠等のメモリカードコネクタが設けられる。 そして、内部には、メモリ部コネクタが設けられる。こ
のメモリ部コネクタを介して上記のようなカード状のメ
モリ部が着脱可能にされる。情報サーバに対応したメモ
リカードコネクタから入力されたデータは、メモリ部カ
ードコネクタを介してメモリ部のデータ入力端子Ｄｉに
供給される。情報サーバに対応したメモリカードコネク
タから入力されたアドレスは、セレクタの一方の入力Ａ
に供給される。このセレクタの他方の入力Ｂには、プレ
ーヤ本体のメモリアドレス発生回路により形成された再
生用のアドレスが供給される。このセレクタを介してデ
ィジタル信号の受け渡し用のアドレスと再生用のアドレ
スとが選択的にメモリ部のアドレス端子Ａに供給される
。そして、情報サーバに対応したメモリカードコネクタ
から入力された制御信号は、セレクタの一方の入力Ａに
供給される。このセレクタの他方の入力Ｂには、プレー
ヤ本体の制御回路により形成された再生用の制御信号が
供給される。このセレクタを介してディジタル信号の受
け渡し用の制御信号と再生用の制御信号とが選択的にメ
モリ部の制御端子Ｃに供給される。

【００２２】上記のようなセレクタを設けてアドレスや
制御信号の切り換を行い、メモリ部を情報サーバ側から
アクセスして行われるディジタル信号の受け渡しと、プ
レーヤ本体のメモリアドレス発生回路や制御回路により
アクセスして行われるディジタル信号の再生が選択的に
実行される。上記再生動作において、メモリ部の読み出
し動作により出力端子Ｄｏから出力されるディジタル信
号は、メモリ部コネクタを介してプレーヤ本体のロウパ
スフィルタＬＰＦ、ディジタル／アナログ変換回路ＤＡ
Ｃ及びアンプ等かな再生回路を通して音声信号として出
力される。プレーヤ本体の制御回路は、再生されるディ
ジタル信号のＩＤコード等に応じて前記のようなロウパ
スフィルタＬＰＦを制御したり、ディジタル／アナログ
変換回路ＤＡＣの制御等を行う。また、情報サーバから
供給される電源は、上記のメモリ部コネクタを介して接
続されたメモリ部へのディジタル信号の高速書き込みの
ための動作電圧や、プレーヤ本体に搭載された電池が二
次電池であるときには、その急速充電動作を行うために
も用いられる。

【００２３】図１０には、プレーヤの電源供給方式の一
実施例のブロック図が示されている。プレーヤは、上記
のように記憶回路ＲＡＭと、ディジタル回路から構成さ
れるコントローラＣＴＬ、ディジタルフィルタＬＰＦ及
び後述するようなディジタル／アナログ変換回路ＤＣＡ
及びアナログ信号を出力する増幅回路ＡＭＰに分けられ
る。これらの各回路ブロックは、それぞれの動作電圧が
異なる。例えば、記憶回路ＲＡＭは、前記のような疑似
スタティック型ＲＡＭを用いる場合、約４Ｖ程度の比較
的高い動作電圧を必要とする。これに対して、ディジタ
ル回路はＣＭＯＳ回路ゲートアレイ等を用いることによ
り、約３Ｖと比較的低い電圧で動作可能である。そして
、ヘッドフォンを駆動する増幅回路ＡＭＰにあっては更
に動作電圧が低く約１．５Ｖ程度でよい。このことから
、それぞれの回路の動作電圧に合わせた電池Ｅ１、Ｅ２
及びＥ３を用い、情報保持動作のために定常的に電池Ｅ
１の電圧が与えられる記憶回路ＲＡＭを除いて、電池Ｅ
２とＥ３の電圧は電源スイッチＳ２とＳ３を介してそれ
ぞれ対応する各回路に供給される。

【００２４】このように電圧値の異なる複数種類の電池
を用いて直接的に対応する回路に電源供給を行うように
することにより電池寿命を長くすることができる。例え
ば、内部電源を最も高い４Ｖに合わせると、ディジタル
回路やアナログ回路ＡＭＰでは無駄な電流が流れて消費
電流が増大する。そこで、上記４Ｖを内部降圧回路で降
圧するようにすると、降圧回路においても電流消費が行
われるから結局電池寿命を短くしてしまう。これに対し
て、この実施例では、それぞれの回路に必要最小の電池
を選んでそれに電源供給するので、無駄な電流消費が抑
えられて実質的な電池寿命を長くすることができる。

【００２５】記憶回路ＲＡＭへのディジタル信号の書き
込み／あるいはディジタル信号の読み出しを高速に行う
ためには、記憶回路の動作電流が大きくなる。そこで、
サーバ（端末装置）に電源供給用コネクタを設けてそこ
から上記内部電圧より高い約５Ｖのような動作電圧を供
給する。この場合、電池側とサーバ側の電源切り換えを
自動的に行うようにするため、コネクタと電池Ｅ１はそ
れぞれダイオードＤ１，Ｄ２を介して記憶回路ＲＡＭの
電源端子に電圧供給を行うようにするものである。この
構成では、プレーヤがサーバに接続されると、サーバ側
の動作電圧が約５Ｖと電池Ｅ１の約４Ｖに比べて高いか
らダイオードＤ１がオン状態になり、記憶回路ＲＡＭは
サーバ側からの動作電圧により動作させられる。このと
きには、電池Ｅ１　側のダイオードＤ２は逆バイアスさ
れてオフ状態になり、電池Ｅ１にサーバのコネタクから
逆流電流が流れることはない。そして、プレーヤがサー
バから抜き取られるとコネクタが開放されるからダイオ
ードＤ２がオン状態になって電池Ｅ１の電圧が記憶回路
ＲＡＭに供給される。このような電源供給方式を採るこ
とにより、情報サーバ側から記憶回路ＲＡＭへのデータ
転送を高速に行いつつ、プレーヤの電池寿命を長くする
ことができる。

【００２６】図１１には、端末装置からプレーヤに転送
されるディジタル信号の一実施例の構成図が示されてい
る。ディジタル信号のソースとして音楽プログラムのよ
うに周波数帯域を広く必要とするものと、ニュースのよ
うに周波数帯域を広く必要としないものや、あるいはス
テレオ再生を必要とするものとモノラル再生で十分なも
のもある。このようにソースに合わせてプレーヤに内蔵
される記憶回路の限られた記憶容量を有効利用するため
に、ディジタル信号としてはそのソースに合わせてサン
プリングレートやビット長及びステレオ／モノラルの選
択を可能にする。このようにすると、各ソース毎に対応
した再生条件の設定が必要になる。この場合、手動によ
り選択するようにすると、選択を指示するための表示手
段が増加するし、扱いに慣れないとソースに対する再生
条件のミスマッチにより音質が極端に悪化したり、ある
いは再生不能になる。

【００２７】このような問題を解決するために、図１１
に示すようにディジタル信号の先頭に再生条件を指定す
るＩＤコードが挿入される。このＩＤコードに続いて再
生されるディジタル信号からなるデータが設けられる。 このようにディジタル信号とその再生条件を指示するＩ
Ｄコードを一体の信号としてプレーヤに受け渡すように
すものである。これにより、プレーヤの記憶回路ＲＡＭ
にはＩＤコードとディジタル信号とが一体として記憶さ
れる。例えば、プレーヤに対してＩＤコードをディジタ
ル信号と分離して転送する方式を採る場合には、プレー
ヤの電源を遮断するとＩＤコードが消滅しまわないよう
な工夫を必要とするが、上記実施例のようにディジタル
信号と一体的に記憶回路ＲＡＭに記憶させた場合にはそ
のような問題が生じない。

【００２８】図１２には、上記ＩＤコードが挿入される
ディジタル信号に対応したプレーヤの一実施例のブロッ
ク図が示されている。記憶回路ＲＡＭから最初に読み出
されるディジタル信号は、ＩＤコードと見做されてレジ
スタＲＥＧに取り込まれる。このレジスタＲＥＧに取り
込まれたＩＤコードのうち、ビットＤ０，Ｄ１はセレク
タＳＥＬに入力されて、クロック発生回路ＣＰＧにより
形成されり４通りのクロックパルスのうちサンプリング
レートに対応したクロックパルスを選んでコントローラ
ＣＴＬに伝える。クロック発生回路ＣＰＧは、発振回路
ＯＳＣにより形成された基準周波数信号を受けてサンプ
リングレートに対応した４通りのクロックパルスを形成
する。また、ビットＤ２はビット長変換回路に入力され
る。ビット長変換回路はパラレル／シリアル変換機能を
持ち、最大２バイトの単位で記憶回路ＲＡＭから出力さ
れるディジタル信号をビットＤ２により指定されたビッ
ト長に合わせてロウパスフィルタＬＰＦに入力する。ロ
ウパスフィルタＬＰＦは、ディジタルフィルタ回路から
構成され、コントローラＣＴＬからサンプリングレート
に対応したクロックパルスを受けて入力ディジタル信号
の余分や周波数帯域をカットする。また、ディジタル／
アナログ変換回路ＤＡＣは、コントローラＣＴＬからサ
ンプリングレートに対応したクロックパルスを受けて入
力ディジタル信号をアナログ信号に変換する。アナログ
増幅回路ＡＭＰは、変換されたアナログ信号を増幅して
ヘッドフォン等の駆動信号を形成する。なお、同図では
省略されているが、ディジタル／アナログ変換回路ＤＡ
Ｃの出力部には抵抗とキャパシタ等からなるロウパスフ
ィルタが設けられる。

【００２９】ＩＤコードは、特に制限されないが、Ｄ０
〜Ｄ７の８ビット（１バイト）からなり、例えばビット
Ｄ０とＤ１により、４通りのサンプリング周波数の指定
が行われる。Ｄ０，Ｄ１が００なら５．５１２５ｋＨｚ
、Ｄ０，Ｄ１が０１なら１１．０２５ｋＨｚ、Ｄ０，Ｄ
１が１０なら２２．０５ｋＨｚ、そしてＤ０，Ｄ１が１
１なら４４．１ｋＨｚが指定される。ビットＤ２は、分
解能の指定に用いられ、０なら８ビット、１なら１６ビ
ットが指定される。そして、ビットＤ３はモード指定に
用いられ、０ならモノラル、１ならステレオにされる。 そして、残りの４ビットＤ４〜Ｄ７は拡張機能用に残し
てある。ここで、記憶回路ＲＡＭのメモリ容量（総ビッ
ト数Ｍ）と、分解能としてのビット長Ｎ、サンプリング
レートｆｓ及びモードＳ（ステレオＳ＝２、モノラルＳ
＝１とする）と記録再生時間ｔとの関係は、次式（１）
により表される。 　　ｔ＝Ｍ／（Ｎ×ｆｓ×Ｓ）　　　　　　　　・・・
・・・・・・・・・・・・・（１）

【００３０】上記サ
ンプリングレートとして、特に制限されないが、４４．
１ｋＨｚはコンパクトディスクと同等の超ＨｉＦｉの音
楽プログラムの再生に用い、２２．０５ｋＨｚはＨｉＦ
ｉ音楽プログラムの再生に用い、１１．０２４ｋＨｚは
ニュース等の情報プログラムの再生に用い、５．５１２
５ｋＨｚは留守番電話の再生等に用いる。上記のように
サンプリング周波数を２倍ずつに設定すると、プレーヤ
としては例えば４４．１ｋＨｚに対応した１つの基準周
波数を形成しておいて、それを１／２ずつ分周すること
により簡単に形成することができる。したがって、上記
のような４通りのサンプリング周波数ｆｓに逆比例して
記憶再生時間が長くなる。言い換えるならば、一定の記
録再生時間を得るときには、サンプリングレートｆｓに
比例して記憶容量が増大する。

【００３１】ビット長が８ビットと１６ビットとの場合
では、上記式（１）から明らかなように記録再生時間が
２倍になる。ビット長を増加させると、それに対応して
記憶回路ＲＡＭの記憶容量は２倍必要になる。これに対
して、ビット長を８ビットに減らすと、同じ記憶容量の
ものでは記憶再生時間が２倍に拡大する。そして、ステ
レオモードでは、モノラルモードに比べて２倍のデータ
を必要とする。すなわち、ステレオモードのときには記
憶回路ＲＡＭから右信号と左信号とが交互に出力される
からモノラルモードのときの２倍の記憶容量が必要にな
る。この実施例では、ディジタル信号のソースに対応し
て上記のようなサンプリングレート、ビット長及びモー
ドの３通りの再生条件を設定し、それを任意に組み合わ
せて再生可能にすることにより、限られた記憶回路の記
憶容量を最大限に有効利用することができる。そして、
これらの再生条件による多数で多様な組み合わせができ
るが、ＩＤコードを用いてプレーヤに自動的に設定でき
るから、操作の煩わしさがなく、誰にでも簡単に受け渡
された情報等の再生が可能になる。

【００３２】上記サンプリングレートの種類あるいは周
波数は任意にできる。この場合、それぞれのサンプリン
グレートに合わせてクロックパルスを発生させるように
すればよい。そして、ＩＤコードは、端末装置の操作に
より指定可能なビットを付加するものであってもよい。 例えば、上記残りビットにより、後述するような遅聴き
モードや早聴きのモードの自動設定を行うようにしたり
、プログラム単位での再生と全プログラムを連続して再
生する等の再生モードの自動指定を行うものであっても
よい。

【００３３】図１３には、量子化雑音除去回路の一実施
例の回路図が示されている。アナログ信号をディジタル
化すると、必ず量子化雑音（誤差成分）が発生する。こ
の量子化雑音は、特に無音時に耳ざわりなものとなる。 この実施例では、ディジタル／アナログ変換回路ＤＡＣ
の入力部に、次のような量子化雑音除去回路を設けるも
のである。

【００３４】メモリ回路ＲＡＭから読み出されたディジ
タル信号は、ディジタル／アナログ変換回路ＤＡＣに入
力されて、ここでアナログ信号Ｖｏｕｔに変換される。 特に制限されないが、この実施例の量子化雑音除去回路
は、ディジタル信号が２の補数コードにより構成される
場合に向けられている。上記メモリ回路ＲＡＭから読み
出されたＤ０〜Ｄｎからなるディジタル信号は、アンド
ゲート回路を介してディジタル／アナログ変換回路ＤＡ
Ｃの対応する入力端子Ｄ０〜Ｄｎに入力される。上記メ
モリ回路ＲＡＭから読み出されたディジタル信号は、同
図に破線で示したようなレベル判定回路により無音とみ
なされるレベル判定が行われる。このレベル判定回路の
無音とみなされる出力信号は、同図に破線で示されたタ
イマ回路に入力されて時間判定が行われる。上記レベル
判定回路とタイマ回路とにより無音とみなされるレベル
が一定時間継続すると、無音期間と判定されてインバー
タ回路を通した出力信号が論理０となり、上記アンドゲ
ート回路のゲートを閉じるように制御する。すなわち、
アンドゲート回路は、メモリ回路ＲＡＭから読み出され
るディジタル信号に無関係に、上記インバータ回路の出
力信号の論理０によりディジタル／アナログ変換回路Ｄ
ＡＣに入力される入力信号Ｄ０〜Ｄｎを論理０に強制的
に設定する。

【００３５】ディジタル信号Ｄ０〜Ｄｎは、上記のよう
に２の補数コードにより構成される。すなわち、Ｄ０〜
Ｄｎが８ビットからなるとき、正の最大値が０１１１１
１１１で、負の最大値が１０００００００となり、０レ
ベルは００００００００になる。なお、十進法の＋１は
上記２進法で０００００００１であり、十進法の−１は
上記２進法では１１１１１１１１となる。したがって、
上記のように無音期間と判定されたならアンドゲート回
路の出力を０に固定することにより、無音期間での量子
化雑音を完全にカットすることができる。

【００３６】同図のレベル判定回路は、無音とみなす正
の最大値＋ΔＬと負の最大値−ΔＬを設定可能にされる
。例えば、＋１を正の最大値＋ΔＬすると、コンパレー
タＣＰ１の入力Ｂは０００００００１が入力され、−１
を負の最大値−ΔＬとすると、コンパレータＣＰ２の入
力Ｂには１１１１１１１１が入力される。これらのコン
パレータＣＰ１，ＣＰ２の入力Ａには、上記メモリ回路
ＲＡＭからのディジタル信号が入力される。コンパレー
タＣＰ１は、Ａ≦Ｂのときに１の出力信号を形成し、コ
ンパレータＣＰ２はＡ≧Ｂのときに１の出力信号を形成
する。これらのコンパレータＣＰ１とＣＰ２の出力信号
はアンドゲート回路を介して出力される。それ故、ディ
ジタル信号が０００００００１、００００００００、１
１１１１１１１ときにアンドゲート回路の出力が無音検
出の１を出力する。なお、ディジタル信号が０００００
０１０のように、＋ΔＬより大きいときにはコンパレー
タＣＰ１の出力が０となり、ディジタル信号が１１１１
１１１０のように−ΔＬより小さいときにはコンパレー
タＣＰ２の出力が０となる。これにより、アンドゲート
回路からはディジタル信号が上記無音となみすレベルの
範囲内にあるときだけ１の出力信号を形成する。

【００３７】タイマ回路は、カウンタ回路ＣＮＴとコン
パレータＣＰ３から構成される。カウンタ回路ＣＮＴの
リセット入力Ｒには、上記レベル判定回路の検出出力が
入力される。無音状態を判定するとカウンタ回路ＣＮＴ
のリセットが解除されるため、カウンタ回路ＣＮＴはク
ロックパルスＣＫの計数動作を開始する。カウンタ回路
ＣＮＴの計数出力はコンパレータＣＰ３の入力Ａに供給
される。コンパレータＣＰ３の入力Ｂには無音期間と見
做すための設定時間ｔが入力される。これにより、コン
パレータＣＰ３は、無音レベルが継続して上記設定時間
ｔを超えると、出力信号（Ａ≧Ｂ）を１にする。この出
力信号はインバータ回路により反転されて上記アンドゲ
ート回路に入力されるので、メモリ回路ＲＡＭから読み
出されるディジタル信号に無関係にディジタル／アナロ
グ変換回路ＤＡＣの入力に供給されるディジタル信号は
００００００００の０レベルとされる。レベル判定回路
において、ディジタル信号が上記±ΔＬを超えるレベル
が入力されると、コンパレータＣＰ１又はＣＰ２がそれ
を検知して出力を０にし、タイマ回路のカウンタ回路Ｃ
ＮＴをリセットさせる。これにより、タイマ回路のコン
パレータＣＰ３の出力信号が０になり、インバータ回路
を通してアンドゲート回路の制御入力を１に設定するの
で、ディジタル／アナログ変換回路ＤＡＣの入力にはメ
モリ回路ＲＡＭから読み出されたディジタル信号が入力
される。このようにして、無音期間が終了すると直ちに
メモリ回路ＲＡＭから読み出されたディジタル信号がア
ナログ信号に変換される。

【００３８】上記タイマ回路の設定時間ｔは、本願発明
者における実験結果によれば、音楽プログラムやニュー
スプログラム等の内容により異なるが、一般的にいって
０．５ｍｓ〜２０ｍｓ程度の時間が望ましい。もちろん
、この範囲を多少超える時間に設定しても大きな問題は
生じない。また、無音とみなすレベルは、入力ソースや
その分解能に対応して切り換え可能にしてもよい。例え
ば、一般的にいって１６ビットのディジタル信号の場合
には、８ビットのディジタル信号の場合に比べて範囲を
大きく設定することが望ましい。また、ディジタル信号
は２の補数コードを用いる必要はなく、８ビットの場合
には０１１１１１１１又は１０００００００を交流的な
中点レベルとするものであってもよい。このようなディ
ジタル信号とした場合には、ディジタル／アナログ変換
回路ＤＡＣの入力には、マルチプレクサやゲート回路の
組み合わせて無音期間を検出したならメモリ回路ＲＡＭ
からのディジタル信号に代えて０１１１１１１１又は１
０００００００に切り換えるようにすればよい。

【００３９】図１４には、以上の動作を説明するための
波形図が示されている。同図のＡの波形は、メモリ回路
ＲＡＭからのディジタル信号をそのままディジタル／ア
ナログ変換回路に入力してアナログ信号を形成した場合
が示されている。同図に示すように、無音期間では量子
化誤差分に対応して信号変化が行われるのでそれがノイ
ズとして耳ざわりなもとなってしまう。これに対して、
この実施例の量子化雑音除去回路では、同図Ｂに示すよ
うに無音とみなされるレベルが一定期間ｔだけ経過する
と、アンドゲート回路により強制的に０レベルに対応し
たディジタル信号がディジタル／アナログ変換されるの
で、上記ノイズが除去された０レベルの次の音声信号が
到来するまで出力される。上記一定時間ｔは前記のよう
に０．５ｍｓ〜２０ｍｓ程度と極く短いのでその間に出
力される量子化雑音は耳ざわりなものになることはない
。この実施例の量子化雑音除去回路は、前記のようなプ
レーヤに用いられるもの他、ディジタル・オーディオ・
テープ・レコーダ等のようにディジタル音声信号を扱う
もの等各種のディジタル音声処理回路として広く利用で
きる。

【００４０】図１５には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の一実施例の
回路図が示されている。ディジタル化された音声情報等
を商品として販売する場合には、それが簡単にコピーさ
れてしまうことを防ぐことが、その商品価値を高める上
で重要となる。そこで、第１に特定の者だけ実質的なデ
ィジタル信号の再生動作を行うようにする機能が付加さ
れる。第２に前記実施例のディジタル信号販売システム
において販売されるディジタル信号がプレーヤに転送さ
れると、プレーヤの内部で次のような信号変換が行われ
て安易なコピーを防止する機能が付加される。

【００４１】上記特定の者だけの再生動作を行うように
するため、あるいは特定の者によるコピーを許可するた
めに、メモリ回路ＲＡＭの読み出し出力部にはパスワー
ドの判定信号によって制御される排他的論理和回路ＥＯ
Ｒが設けられる。この排他的論和回路ＥＯＲは、読み出
し信号Ｄ０〜Ｄｎの全ビットに対応して設けるものの他
、少なくとも上位１ビットを含む１ないし複数のビット
に対してのみ上記排他的論理和回路ＥＯＲを設けるもの
としてもよい。上記メモリ回路ＲＡＭの入力データ端子
には、前記端末装置（サーバ）から転送されるディジタ
ル信号がそのまま入力される。なお、メモリ回路ＲＡＭ
の入力と出力とが共通化された半導体メモリを用いた場
合には、メモリ回路のデータ端子が接続される信号バス
に対して、読み出し信号経路に上記排他的論理和回路Ｅ
ＯＲが挿入される。メモリ回路ＲＡＭは、アドレス更新
パルスを受けるアドレスカウンタＡＣにより生成された
アドレス信号により、ディジタル信号の読み出しが行わ
れる。

【００４２】上記パスワードは、プレーヤにスイッチ又
はＲＯＭ等により予めセットされている。このパスワー
ドはプレーヤの購入際に購入者に知らされる。それ故、
プレーヤによりディジタル信号の再生を行うときには、
上記パスワードをセットするようにする。図示しないコ
ンパレータ等により登録されたパスワードと入力された
パスワードとが一致すると、パスワード判定信号が０に
される。それ故、排他的論理和回路は、０と一致した０
が入力されると、０の一致信号が出力される。上記０と
不一致の１が入力されると、１の不一致信号が出力され
る。このようにパスワード判定信号が０のときには、排
他的論和回路ＥＯＲは入力ディジタル信号をそのままス
ルーして出力させる。

【００４３】これに対して、図示しないコンパレータ等
により登録されたパスワードと入力されたパスワードと
が不一致と判定されるとパスワード判定信号が１にされ
る。それ故、排他的論理和回路は、１と一致した１が入
力されると、０の一致信号が出力される。上記１と不一
致の０が入力されると、１の不一致信号が出力される。 このようにパスワード判定信号が１のときには、排他的
論和回路ＥＯＲは入力ディジタル信号を反転して出力さ
せる。上記のように全ビットのディジタル信号に対して
排他的論理和回路ＥＯＲを設けると、パスワードが不一
致のときには全ビットが逆転し、逆転されたビットをア
ナログ変換しても意味をなさない音声信号となって情報
の機密保持を行う。また、コピーを行う場合にも、言い
換えるならば、メモリ回路ＲＡＭのデータを外部に出力
する場合にもパスワードを必要とすることにより安易な
コピーが防止できる。

【００４４】ニュースや交通情報等のようにそれを機密
にすることがあまり重要でないものもある。このような
場合には、前記ＩＤコードを利用してパスワードの無効
にするものとしてもよい。言い換えるならば、ＩＤコー
ドにより機密を必要とする場合にのみパスワードの一致
を条件にして前記機密保護動作を行うようにするもので
あってもよい。このようにすれば、機密保護を行う必要
のあるものを販売側で指定することができる。また、留
守番電話を受け取ったとき、それを他人に聞かれたくな
い場合がある。このような場合には、端末装置により上
記機密保護を行うようＩＤコードによる機密保護の指定
が可能にするものとしてもよい。いずれにしても、ＩＤ
コードにより真に機密保護を行う場合にのみパスワード
の入力を必要とすることにより、操作の煩わしさを最小
にすることができる。

【００４５】図１６には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の他の一実施
例の回路図が示されている。この実施例では、パスワー
ドの一致判定信号と排他的論理和回路ＥＯＲを用いた機
密保護回路がメモリ回路ＲＡＭのデータ入力端子側に設
けられる。この場合でも、パスワードが不一致のときに
はメモリ回路ＲＡＭに書き込まれるディジタル信号その
ものの各ビット又は１ないし任意のビットが反転されて
、意味をなさない音声信号に変換されるので、前記同様
に機密保護を行うことができる。この場合には、端末装
置から機密保護を必要とするディジタル信号の転送が行
われるときに、端末装置のタッチキー等によりパスワー
ドが入力されて一致した場合のみ、実質的に有効なデー
タの転送が行われ不一致の場合には上記のようにビット
を反転させて実質的に意味を持たないディジタル信号を
転送させる。これに代えて、転送動作をそのものを停止
させるものとしてもよい。

【００４６】図１７には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の更に他の一
実施例の回路図が示されている。この実施例では、パス
ワードの一致判定信号と排他的論理和回路ＥＯＲを用い
た機密保護回路がメモリ回路ＲＡＭのアドレス入力端子
側に設けられる。この場合には、パスワードが不一致の
ときにはメモリ回路ＲＡＭのアドレス選択が入力のとき
は異なり、１ないし複数ビットが反転されることにより
、入力のときの連続したアドレスに対して出力のときに
は飛び飛びのアドレスに変化してしまう。この結果、こ
のような飛び飛びのアドレスにより読み出されるディジ
タル信号はもはや音声情報として意味をなさないものに
なるので前記同様に機密保護を行うことができる。図１
５又は図１６の実施例と図１７の実施例とを組み合わせ
て、データとアドレスの双方のそれぞれに１ないし複数
の排他的論理和回路を用いた機密保護回路を設ける構成
としてもよい。このようにすれば、データとそのアドレ
スの組み合わせにより、いっそう高い機密保護を行うよ
うにすることができる。

【００４７】図１８には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の更に他の一
実施例の回路図が示されている。この実施例は、主とし
てディジタル信号のコピー防止に向けられている。プレ
ーヤには、ＥＰＲＯＭ等により個々のパスワードが登録
されている。このパスワードはプレーヤの購入者自身も
知らされない暗号コードとされる。これらの暗号コード
の各ビットは、メモリ回路ＲＡＭの入力と出力にそれぞ
れ設けられた排他的論理和回路ＥＯＲの一方の入力に供
給される。同図では、メモリ回路ＲＡＭのデータ入力と
データ出力の全ビットに対して排他的論理和回路が設け
られるようにされているが、任意の１ないし複数のビッ
トに対してのみ排他的論理和回路ＥＯＲを設けるものと
してもよい。ただし、対応する入力と出力とは一対とし
て上記排他的論理和回路ＥＯＲがそれぞれに設けられる
。

【００４８】上記パスワードにより排他的論理和回路Ｅ
ＯＲの入力が０にされたデータ入力ビットはそのままス
ルーして書き込まれ、パスワードにより排他的論理和回
路ＥＯＲの入力が１にされたデータ入力ビットは反転さ
れて書き込まれる。メモリ回路ＲＡＭからの読み出され
たディジタル信号は、上記同じパスワードにより制御さ
れる排他的論理和回路ＥＯＲを通すことにより、前記の
ようにスルーのビットはそのままスルーとなり、反転さ
れたビットは再び反転されるからもとにもどされる。こ
れにより、入力ディジタル信号と同じディジタル信号が
ディジタル／アナログ変換回路ＤＡＣに伝えられるので
、音声再生には問題なく行われる。

【００４９】これに対して、プレーヤのコネクタ側に対
してはメモリ回路ＲＡＭの読み出しをそのものを出力さ
せる。言い換えるならば、書き込み回路側でパスワード
によりビット変換されたディジタル信号を出力させる。 これにより、コピーされたディジタル信号は、もとのデ
ィジタル信号とは異なり意味をなさないものとなるから
実質的なコピー防止が可能になる。なお、上記のパスワ
ードの解読は、ディジタル回路の知識を持つ者であれば
比較的簡単に行うことができる。しかし、前記のような
ニュースや株式市況あるいは音楽プログラム等の販売価
格からして、上記の機密保護を破壊する労力のほうがコ
スト的に高くなり意味をなさないであろう。すなわち、
本願のディジタル信号販売システムにおける機密保護は
安易なコピーや安易な盗聴が防げれば十分である。

【００５０】図１９には、この発明に係るディジタル信
号販売システムに用いられる機密保護回路の更に他の一
実施例の回路図が示されている。この実施例は、前記の
ような排他的論理和回路ＥＯＲによるビットのスルー／
反転を行うものに代えて、並べ変え回路を用いる。例え
ば、並べ代え回路は、２つの信号経路をもち１つは入力
信号をそのまま出力させるものと、他の１つは入力側ビ
ットＤ０〜Ｄｎに対して出力側ビットＤ０〜Ｄｎの空間
的な入れ変えを行うもの、具体的には、最下位ビットＤ
０を最上位ビットＤｎとして出力させたり、Ｄ１をＤ２
として出力させるものである。パスワード判定信号が不
一致なら上記並べ変えを行うことにより、ディジタル信
号を意味をなさないものに破壊して出力させる。この並
べ変え回路は、図１６の排他的論理和回路ＥＯＲに代え
て入力側データに設けるものとしてもよいし、図１７の
排他的論理和回路ＥＯＲに代えてアドレス入力側に設け
るものとしてもよい。

【００５１】図２０は、上記機密保護回路に用いられる
並べ変え回路の一実施例の具体的回路図が示されている
。同図には、複数ビットからなるディジタル信号に対し
て、１ビット分の並べ変え回路が代表として例示的に示
されている。Ｄ０〜Ｄｎからなる複数ビットの入力ディ
ジタル信号は、切換回路によりいずれか１つが選択され
て出力端子から最下位ビットＤ０として出力される。 切換回路は、デコーダにより形成された選択信号により
Ｄ０〜Ｄｎの中から１つを選択して出力させる。

【００５２】上記ディジタル信号Ｄ０〜Ｄｎが８ビット
の場合、乱数回路では３ビットの乱数（十進法で０〜７
）を発生させて、セレクタＳＥＬの入力端子Ａに供給す
る。このセレクタＳＥＬの他方の入力端子Ｂには、上記
出力ビットＤ０に対応した十進法の０を指定する３ビッ
トの２進信号（０００）が入力される。そして、セレク
タＳＥＬの選択端子Ｓにはパスワード判定信号が入力さ
れる。パスワード判定信号は、パスワードが一致したと
きには１のハイレベルとなり、セレクタＳＥＬの入力Ｂ
の信号を出力Ｙから送出させる。

【００５３】上記のようにパスワードが一致したときに
は、出力ビットＤ０に対応した十進法の０がセレクタＳ
ＥＬ通してデコーダに入力されるので、デコーダは切換
回路に対して入力ビットＤ０の選択信号を形成して供給
する。これにより、切換回路では入力信号Ｄ０が出力信
号Ｄ０としてそのまま出力される。これに対して、パス
ワードが不一致のときには、乱数回路により生成された
３ビットの信号が選ばれてデコーダに入力される。これ
により、デコーダは３ビットの信号を解読して８ビット
の入力信号Ｄ０〜Ｄｎの中から１つの選択信号を形成す
る。上記入力信号Ｄ０が選ばれる確率は１／８である。 残りの７ビットの出力信号についても上記同様な回路が
設けられるので、パスワードが不一致でも入力信号Ｄ０
〜Ｄｎがそのまま出力される確率は、１／（８×８×８
×８×８×８×８×８）＝１／１６７７７２１６のよう
に極めて低くなり機密保護が可能になる。この回路の特
徴は、乱数回路によりその都度ビットの入れ変えの組み
合わせが異なるので、出力されたビット列から真のデー
タを解読することを実質的に不能にすることができる。

【００５４】図２１には、高音質での早聴きと遅聴き再
生を実現したディジタル音声信号処理回路の一実施例の
ブロック図が示されている。前記のようなディジタル信
号販売システムでは、ニュースや各種市況といった情報
は、短時間での聞取りを行うために早聴き再生が有効と
される。また、プレーヤの使用者が老人等である場合に
は、単に聴力の低下ばかりか、言葉そのものの理解に時
間を要するため、遅聴き機能を付加することが有効とさ
れる。従来のカセット式テープレコーダ等のようなアナ
ログ式の録音装置では、テープスピードを、録音時間に
対して再生時間を変えることにより遅聴きや早聴きを行
うようにすることができる。しかし、このようにテープ
スピードを変化させると、同時にピッチ（周波数）も変
わってしまい、原音に対する忠実性が失われる結果、非
常に聞きずらいものになってしまう。そこで、ディジタ
ル信号プロセッサ等を用いた信号処理技術を利用するこ
とにより、上記ピッチを変えずに再生速度を変えること
も考えられる。しかし、このようにすると、構成が複雑
になるとともに、消費電力も増大して前記のような携帯
プレーヤに搭載できないばかりか価格も高価になってし
まう。さらに、音声にしか効果がなく、音楽プログラム
の再生が困難となる。

【００５５】この実施例では音声情報に含まれる無音期
間を活用し、早聴き再生のときには無音期間を短縮ない
し実質的に削除して再生し、遅聴き再生のときには無音
期間を拡大ないし延長して再生させるようにするもので
ある。このような方式を採ることにより、早聴きや遅聴
き再生においても、原音のピッチそのものは変化がない
から高音質を維持させることができる。そして、その構
成は、後述するように比較的簡単な論理回路の組み合わ
せにより構成でき、ディジタル信号処理プロセッサ等の
ような高価で複雑な装置を用いる必要がなく、安価でか
つ小型化が可能となる。

【００５６】上記図２１の実施例は、前記ディジタル信
号販売システムのプレーヤに搭載された例が示されてい
る。メモリ回路ＲＡＭから読み出されたディジタル音声
信号は、ディジタル／アナログ変換回路ＤＡＣに入力さ
れるとともに、無音期間検出回路にも入力される。この
無音期間検出回路は、前記図１３図の実施例の量子化雑
音除去回路に用いられたと同様な回路を利用できる。前
記量子化雑音除去回路も搭載した場合にはそれと共用化
して無音期間検出回路を用いるものであってもよい。こ
の無音期間検出回路の出力信号は、早聴／遅聴回路に入
力される。早聴／遅聴回路は、モード１とモード２の制
御信号を受けて、早聴き又は遅聴きの指定が行われる。 この早聴／遅聴回路は、上記モード信号に対して上記メ
モリ回路ＲＡＭの読み出しアドレス信号を形成するアド
レスカウンタＡＣの動作制御を行う。例えば、モード１
により早聴きが指定されたなら、無音期間が検出される
とクロックの周波数を通常より速くして無音期間でのメ
モリ回路ＲＡＭの読み出しを速することにより、無音期
間を実質的に短くして早聴き再生とする。

【００５７】逆に、モード２により遅聴きが指定された
なら、無音期間が検出されるとクロックの周波数を通常
より遅く又は一定期間停止して無音期間でのメモリ回路
ＲＡＭの読み出し時間を拡大ないし延長させることによ
り遅聴き再生とする。なお、アドレスカウンタＡＣの出
力信号は、セレクタを介してメモリ回路ＲＡＭに入力さ
れる。セレクタは、メモリ回路ＲＡＭに対してディジタ
ル信号を書き込むときには、外部のアドレス信号をメモ
リ回路ＲＡＭに入力させ、メモリ回路に記憶されたディ
ジタル信号を読み出すとき、言い換えるならば、ディジ
タル信号の再生動作のときにはアドレスカウンタＡＣに
より生成されたアドレス信号をメモリ回路ＲＡＭに入力
させる。

【００５８】図２２には、早聴き回路の具体的一実施例
のブロック図が示されている。この実施例では、無音期
間検出回路の出力信号は、一方においてインバータ回路
Ｎを介してアンドゲート回路Ｇに入力される。このアン
ドゲート回路Ｇは、メモリ回路ＲＡＭからのディジタル
信号をディジタル／アナログ変換回路ＤＡＣに入力する
ゲート回路であり、前記量子化雑音除去回路と同じ構成
にされる。すなわち、この実施例では、無音期間での早
聴きとともにその間の量子化雑音も同時に除去しようと
するものである。上記無音期間検出回路の出力信号は、
セレクタＳＥＬの制御端子Ｓに入力される。セレクタＳ
ＥＬは、制御端子Ｓに入力される無音期間検出回路の出
力信号に応じて２つのクロックパルスＣＫ１とＣＫ２を
選択的にアドレスカウンタＡＣに入力する。例えば、ク
ロックパルスＣＫ１は、通常再生に対応したクロックパ
ルスであり、前記のディジタル信号のサンプリングレー
トに対応した周波数を持つようにされる。これに対して
、クロックパルスＣＫ２は、早聴き用に用いられ上記ク
ロックパルスＣＫ１の約１０倍程度の高い周波数にされ
る。

【００５９】早聴きモードが指定されている場合、無音
期間検出回路におてい無音と判定されたなら出力信号が
ハイレベル（論理１）になる。これを受けてインバータ
回路Ｎの出力信号がロウレベルとなって、アンドゲート
回路Ｇのゲートを閉じてしまうので、前記のような２の
補数コードのディジタル信号の場合には、無音期間にお
いてディジタル／アナログ変換回路ＤＡＣに入力される
ディジタル信号が強制的に０レベルに対応したものとさ
れる。また、上記無音期間検出回路の出力信号のハイレ
ベルにより、セレクタＳＥＬはクロックＣＫ１に変えて
クロックＣＫ２をアドレスカウンタＡＣに入力する。こ
れにより、アドレスカウンタＡＣは、通常の再生動作の
約１０倍の速度でアドレス歩進動作を行う。これにより
、無音期間が約１／１０に短縮されて、等価的に早聴き
再生が行われる。本願発明者の実験によれば、原稿を読
むというニュースプログラムから各種会話や講演等の全
体の再生時間に対して無音期間の占める割合は比較的長
く約３０％〜５０％にもなる。これの無音期間を実質的
に無くすことにより、再生時間を約２／３〜１／２に短
縮させることができるものとなる。

【００６０】上記無音期間が終了すると、直ちにもとの
通常再生に戻るから音質は原音と同じくなり、聞取りが
極めて容易になるものである。なお、この実施例回路に
おいて、早聴き機能を停止させる場合は、例えば無音期
間検出回路の出力信号を新たに追加されたアンドゲート
回路等を通してセレクタＳＥＬの制御端子Ｓに入力させ
ればよい。そして、早聴きを行わないときには上記アン
ドゲート回路の入力に０を入力すれば、セレタクＳＥＬ
の制御端子Ｓは常にロウレベルにされるから、無音期間
でもクロックＣＫ１がアドレスカウンタＡＣに入力され
て無音期間に対応した時間だけ無音レベルが出力される
。このときには、アンドゲート回路Ｇが前記のような量
子化雑音除去回路として作用して、その間の量子化雑音
の発生を防止する。

【００６１】図２３には、遅聴き回路の具体的一実施例
のブロック図が示されている。この実施例では、遅聴き
再生のために真の無音期間に比例して拡大された無音期
間を作り出すようにするものである。前記のような無音
期間検出回路の出力信号は、一方においてフリップフロ
ップ回路ＦＦのセット入力Ｓに供給され、他方において
アンドゲート回路Ｇ１の一方の入力に供給される。この
アンドゲート回路Ｇ１の他方の入力には、無音期間を測
定するためのクロックパルスＣＫ３が入力される。アン
ドゲート回路Ｇ１の出力信号は、無音期間カウンタに入
力される。無音期間カウンタは、無音期間検出回路によ
り無音と判定された間、上記クロックパルスＣＫ３を計
数することにより、その無音時間に対応した計数動作を
行う。カウンタはアンドゲート回路Ｇ２を介して入力さ
れる上記クロックパルスＣＫ３の計数動作を行う。上記
無音期間カウンタは、上記無音期間の時間計測とともに
その情報保持動作を行うものであり、この無音時間情報
と同じクロックパルスＣＫ３を計数するカウンタにより
上記無音時間の再現動作が行われる。すなわち、上記無
音期間カウンタとカウンタの出力はコンパレータＣＰに
入力され、その一致出力Ａ＝ＢがＮカウンタにより計数
される。

【００６２】Ｎカウンタは、無音期間をＮ倍に指定する
ためのものであり、特に制限されないが、Ｎ値は可変に
される。Ｎカウンタは、プログラマブルカウンタであり
、計数値ＱがＮに一致すると、一致信号Ｑ＝Ｎを出力し
て、上記フリップフロップ回路ＦＦをリセットさせる。 このＮカウンタは、ダウンカウンタ回路を用いて実現す
ることもできる。計数値が初期値Ｎからダウンカウント
動作を行う０になったときのボロー出力により、上記フ
リップフロップ回路ＦＦをリセットさせるようにするも
のであってもよい。フリップフロップ回路ＦＦの出力信
号Ｑは、一方においてインバータ回路Ｎにより反転され
て前記量子化雑音除去機能を持つアンドゲート回路Ｇの
制御信号として用いられる。そして、上記フリップフロ
ップ回路ＦＦの出力信号Ｑは、他方において上記カウン
タにクロックパルスＣＫ３の供給を行うアンドゲート回
路Ｇ２の制御や、インバータ回路Ｎ１を介してアンドゲ
ート回路Ｇ３の制御信号とされる。このアンドゲート回
路Ｇ３は、アドレスカウンタＡＣに前記クロックパルス
ＣＫ１を選択的に供給するゲート回路として作用する。

【００６３】この実施例回路の動作は、次の通りである
。無音期間検出回路において無音期間が検出されると、
アンドゲート回路Ｇ１がゲートを開いてクロックパルス
ＣＫ３を無音期間カウンタに入力する。これにより、無
音期間検出回路により無音状態として判定されいている
間、無音期間カウンタはクロックパルスＣＫ３の計数動
作を行う。無音期間検出回路により音声ディジタル信号
が入力されたと判定されると、その検出信号のハイレベ
ルからロウレベルへの変化に同期して、フリップフロッ
プ回路ＦＦがセットされる。これにより、出力信号Ｑが
ハイレベルになり、メモリ回路ＲＡＭからのディジタル
信号に代えて無信号レベルに対応したディジタル信号を
ディジタル／アナログ変換回路ＤＡＣに供給する。上記
フリップフロップ回路ＦＦの出力信号Ｑの論理１への変
化に応じてインバータ回路Ｎ１の出力信号が論理０とな
り、アンドゲート回路Ｇ３のゲートを閉じてしまう。こ
れにより、アドレスカウンタＡＣにはクロックパルスＣ
Ｋ１が供給されないので、アドレスカウンタＡＣは前の
アドレスを保持したままにされる。言い換えるならば、
メモリ回路ＲＡＭの読み出し動作が停止させられる。

【００６４】上記フリップフロップ回路ＦＦの出力信号
Ｑの論理１への変化により、アンドゲート回路Ｇ２がゲ
ートを開くので、カウンタはクロックパルスＣＫ３の計
数動作を開始する。この計数値が上記無音期間カウンタ
の計数値と等しくなると、コンパレータＣＰが一致信号
Ａ＝Ｂを出力して、Ｎカウンタを動作させるとともにカ
ウンタをリセットする。以上の動作の繰り返しにより、
ＮカウンタがＮ値を計数すると、フリップフロップ回路
ＦＦがリセットされる。すなわち、上記無音期間カウン
タにより計測された無音時間がＮ倍されると、フリップ
フロップ回路ＦＦがリセットされる。このフリップフロ
ップ回路ＦＦのリセットにより、アンドゲート回路Ｇ３
がゲートを再び開いて、クロックパルスＣＫ１をアドレ
スカウンタＡＣに入力する。これにより、メモリ回路Ｒ
ＡＭからの実質的なディジタル信号の読み出しが再開さ
れるとともに、アンドゲート回路Ｇがゲートを開いて読
み出されたディジタル信号をディジタル／アナログ変換
回路ＤＡＣに供給するので、音声信号が再び出力される
ことになる。この構成では、無音期間の拡大がもとの原
音の無音期間に比例するものである。それ故、会話や講
演の間が、それぞれに従って拡大されるので聞取り易く
なるものである。

【００６５】なお、無音期間をカウントするとき、前記
のような量子化雑音が出力されてしまう。この無音期間
のカウント時の量子化雑音を除去するためには、例えば
、無音期間検出回路の出力信号をインバータ回路を介し
て反転させてアンドゲート回路Ｇを制御するものとすれ
ばよい。この場合は、アンドゲート回路Ｇは３入力のゲ
ート回路が用いられ、無音期間のカウント時には上記追
加された無音期間検出回路の出力信号により量子化雑音
が除去され、それ以降の無音期間が拡大される間は、前
記のようにフリップフロップ回路ＦＦの出力信号Ｑによ
り量子化雑音が除去される。

【００６６】図２４には、前記図２２の早聴き回路に対
応した動作波形図が示されている。源信号の無音期間Ｔ
ｍ１やＴｍ２が、その間をアドレスカウンタＡＣに供給
されるクロックパルスを切り換えて実質的に削除するこ
とができるから、音声信号のピッチ（周波数）を変える
ことなく、言い換えるならば、音声信号の音質を劣化さ
せることなく早聴きが可能になる。

【００６７】図２５には、前記図２３の遅聴き回路に対
応した動作波形図が示されている。源信号の無音期間Ｔ
ｍ１やＴｍ２が、カウンタ及びＮカウンタによりその間
のアドレスカウンタＡＣの動作が停止されてｎ倍にそれ
ぞれ拡大されるから、音声信号のピッチ（周波数）を変
えることなく、言い換えるならば、音声信号の音質を劣
化させることなく遅聴きが可能になる。

【００６８】図２６には、この発明に係る早聴き回路の
他の一実施例のブロック図が示されている。この実施例
では、早聴き再生のためにアドレスカウンタＡＣに加算
回路ＡＵを用いてアドレス生成動作そのものを切り換え
るようにするものである。すなわち、アドレスカウンタ
ＡＣは、加算回路ＡＵとその加算出力Ａ＋Ｂを受けるレ
ジスタＲＥＧからなり、レジスタＲＥＧの出力信号Ｑが
加算入力Ａに帰還されるとともに、メモリ回路ＲＡＭの
読み出しアドレスとしてセレクタに入力される。加算回
路ＡＵの他方の入力Ｂには、セレクタＳＥＬを介して１
と正の整数Ｍが選択的に入力される。このセレクタＳＥ
Ｌの制御端子Ｓには、無音期間検出回路の出力信号が供
給される。無音期間検出回路の出力信号は、前記実施例
と同様にインバータ回路Ｎを介して量子化雑音除去を行
うアンドゲート回路Ｇにも供給される。

【００６９】無音期間検出回路により無音期間と判定さ
れると、セレクタＳＥＬは１に代えてＭを選択して加算
回路ＡＵに伝える。したがって、無音期間に入る前には
、加算回路ＡＵは、レジスタＲＥＧにより形成されたア
ドレス信号に＋１の加算を行って次のアドレス信号を生
成するという＋１のカウント動作を行うものである。 これに対して、上記のように無音期間と入ると、セレク
タＳＥＬはＭを加算回路ＡＵに入力する。この結果、加
算回路ＡＵはレジスタＲＥＧにより形成されたアドレス
信号に＋Ｍの加算を行って、Ｍアドレス分スキップさせ
たアドレス信号を生成する。これにより、無音期間での
アドレス歩進動作が等価的に高速になって前記同様に無
音期間の実質的な削除が行われる。

【００７０】図２７には、この発明に係る遅聴き回路の
他の具体的一実施例のブロック図が示されている。この
実施例では、遅聴き再生のために遅聴き用のクロックパ
ルスＣＫ４が用意される。すなわち、前記図２０に示し
た早聴き回路とは逆に、遅聴き用に遅いクロックパルス
ＣＫ４を用意して、無音期間に入るとセレクタＳＥＬを
切り換えて通常のクロックパルスＣＫ１から遅聴き用の
クロックパルスＣＫ４に切り換える。上記クロックパル
スＣＫ１に対してクロックパルスＣＫ４の周波数の１／
Ｎに低くすると、アドレスカウンタＡＣの動作がＮ倍に
遅くなり、無音期間を等価的にＮ倍に拡大できる。この
実施例では、前記図２２と同様な回路により構成できる
から、セレクタＳＥＬの入力Ｂに対して同様なセレクタ
又は適当な切り換え回路を介して早聴きモードのときに
はクロックパルスＣＫ２を、遅聴きモードのときにはク
ロックパルスＣＫ４をそれぞれ選択的に供給するように
すれば早聴きと遅聴き再生が可能になる。

【００７１】図２８には、この発明に係る遅聴き回路の
具体的他の一実施例のブロック図が示されている。遅聴
きモードにおいては、前記のように使用者が老人等であ
る場合の聴取を便利するものである。したがって、比較
的長い無音期間に対してもその期間の拡大や延長を行う
と、かえって聞取りにくくすることなる。そこで、この
実施例では遅聴きモードでの無音期間の拡大ないし延長
に一定の制限を設ける機能を付加するものである。

【００７２】この実施例は、前記図２３に示した遅聴き
回路を基本にして、次のような回路が付加される。無音
期間カウンタの出力信号Ｑは、乗算回路ＭＵに供給され
てＮ倍にされる。このＮ倍にされた乗算出力は、セレク
タＳＥＬの一方の入力Ａと、コンパレータＣＰ２の一方
の入力Ａに供給される。上記無音期間カウンタの出力信
号Ｑは、コンパレータＣＰ３の一方の入力Ａに供給され
る。上記セレクタＳＥＬ及び２つのコンパレータＣＰ２
，ＣＰ３の他方の入力には、無音期間の最大延長時間Ｋ
が入力される。上記無音期間をＮ倍にするＮ値や、最大
延長時間Ｋは、特に制限されないが、プレーヤの使用者
において一定の範囲で任意に設定できるようにされる。 特に制限されないが、最大延長時間Ｋは、１〜５秒の範
囲で調整可能にされる。本願発明者等による遅聴き試聴
の結果では３秒程度が適当であると判定された。

【００７３】コンパレータＣＰ１の一方の入力Ａには延
長用カウンタの出力信号Ｑが供給され、他方の入力Ｂに
は上記セレクタＳＥＬの出力信号Ｙが供給される。上記
セレクタＳＥＬの制御端子ＳにはコンパレータＣＰ２の
出力信号が供給される。そして、コンパレータＣＰ１と
ＣＰ３の出力信号は、オアゲート回路Ｇ４を通してフリ
ップフロップ回路ＦＦのリセット端子Ｒ、無音期間カウ
ンタのリセット端子Ｒ及び延長用カウンタのリセット端
子Ｒに供給される。上記フリップフロップ回路ＦＦは、
前記同様に無音期間検出回路の立ち下がり、言い換える
ならば、原信号の無音期間の終了タイミングでセットさ
れる。このフリップフロップ回路ＦＦの出力信号Ｑは、
インバータ回路Ｎを介して前記のようなアンドゲート回
路Ｇの制御と、延長用カウンタの計数動作を制御するア
ンドゲート回路Ｇ２及びインバータ回路Ｎ１を介してア
ドレスカウンタＡＣの計数動作を制御するアンドゲート
回路Ｇ３に供給される。

【００７４】図２９には、図２８の動作の一例を説明す
るための動作概念図が示されている。処理前は原信号で
あり、Ｔｍａｘは最大延長時間Ｋに相当する。このよう
に処理前の原信号の無音期間Ｔｄが、上記最大延長時間
Ｋより大きい場合にはコンパレータＣＰ３の入力Ａに供
給される無音期間カウンタの出力信号Ｑが、コンパレー
タＣＰ３の入力Ｂに供給される最大延長時間Ｋより大き
くなると、コンパレータＣＰ３の比較出力Ａ≧Ｂが論理
１になる。これにより、オアゲート回路Ｇ４を通してフ
リップフロップ回路ＦＦ、無音期間カウンタ及び延長用
カウンタをリセットしてしまうので、等価的に遅聴きモ
ードが無効にされる。これにより、遅聴き動作処理前と
処理後では同じとなる。このように、原信号での無音期
間が遅聴きの目的を超えるように長い場合には実質的に
無音期間の延長動作が無効にされる。

【００７５】図３０には、図２８の動作の他の一例を説
明するための動作概念図が示されている。同図において
も上記と同様に処理前は原信号であり、Ｔｍａｘは最大
延長時間Ｋに相当する。このように処理前の原信号の無
音期間Ｔｄは、上記最大延長時間Ｋより短いが、それが
Ｎ倍されると最大延長時間Ｋより長くなるような場合に
は、乗算回路ＭＵにより求められた無音時間Ｔｄ×Ｎが
最大延長時間Ｋより大きくなることをコンパレータＣＰ
２が検出して、その比較出力Ａ≧Ｂを論理１にする。こ
の比較出力信号の論理１に応じて、セレクタＳＥＬは入
力Ａの乗算出力Ｔｄ×Ｎに代えて入力Ｂの最大延長時間
ＫをコンパレータＣＰ１に伝える。これにより、延長用
カウンタの出力信号Ｑが上記最大延長遅延時間を超える
とコンパレータＣＰ１の比較出力Ａ≧Ｂが論理１になり
、オアゲート回路Ｇ４を通してフリップフロップ回路Ｆ
Ｆ、無音期間カウンタ及び延長用カウンタをリセットす
る。このようにして、処理後の信号においては無音期間
の延長時間が上記最大延長時間を超えないように制限さ
れる。

【００７６】図３１には、図２８の動作の更に他の一例
を説明するための動作概念図が示されている。同図にお
いても上記と同様に処理前は原信号であり、Ｔｍａｘは
最大延長時間Ｋに相当する。このように処理前の原信号
の無音期間Ｔｄが上記最大延長時間Ｋより短く、かつそ
れをＮ倍したものが最大延長時間Ｋより短くなるような
場合には、乗算回路ＭＵにより求められた無音時間Ｔｄ
×Ｎが最大延長時間Ｋより小さくなることをコンパレー
タＣＰ２が検出して、その比較出力Ａ≧Ｂを論理０にす
る。この比較出力信号の論理０に応じて、セレクタＳＥ
Ｌは入力Ａの乗算出力Ｔｄ×ＮをコンパレータＣＰ１に
伝える。これにより、延長用カウンタの出力信号Ｑが上
記拡大された無音期間Ｔｄ×Ｎを超えるとコンパレータ
ＣＰ１の比較出力Ａ≧Ｂが論理１になり、オアゲート回
路Ｇ４を通してフリップフロップ回路ＦＦ、無音期間カ
ウンタ及び延長用カウンタをリセットする。このように
して、処理後の信号においては無音期間がＮ倍に拡大さ
れたものとなる。

【００７７】図３２には、早聴きと遅聴き動作の他の一
実施例を説明するため波形図が示されている。この実施
例では、早聴きや遅聴きの他にデータ圧縮機能をも行う
ようにするものである。逆に言えば、原信号の無音期間
を処理信号のように無音信号ＭＫに置き換えるものであ
る。なお、同図の無音信号ＭＫはその挿入位置を示すも
のであり、実際にアナログ変換されるときには無音信号
ＭＫが挿入された部分は無音状態にされるものである。 このような無音信号ＭＫを挿入させることにより、無音
期間が数バイトのような情報に置き換えられるから、ア
ナログ変換される前のディジタル信号に含まれる無音期
間を実質的に無くすことができる。この結果、ディジタ
ル信号の記憶に必要な記憶容量が全体に対する無音期間
が占める割合分だけ、前記のように約１／２〜２／３程
度に減少させことができる。このようなデータ圧縮方法
を採用した場合には、上記無音信号ＭＫを利用すること
により、選択的にそれを拡大させたり、縮小させたりす
ることにより遅聴きや早聴き動作を行わせることができ
る。このようなデータ圧縮には、基本的には前記のよう
な早聴き回路を利用することができる。早聴き回路では
、無音期間では量子化雑音を除去するために０レベルを
出力させるようにしたが、それに代えて無音信号ＭＫを
挿入させるようにすればよい。

【００７８】図３３には、無音信号ＭＫの一実施例のビ
ットパターン図が示されている。無音信号ＭＫは、無音
マークと無音時間情報とから構成される。無音マークは
、通常の音声ディジタル信号ではあり得ないビットパタ
ーンの組み合わせが選ばれる。この実施例では、ディジ
タル信号が２の補数コードからなる場合、正の最大値０
１１１１１１１と負の最大値１００００００の組み合わ
せを用いる。通常の音声信号として正の最大値から負の
最大値に変化することはないので、この組み合わせを無
音マークとして用いる。上記無音マークとしては、上記
の場合とは逆の組み合わせ、あるいは２バイトの他、３
バイトあるいは４バイトを組み合わせて構成してもよい
。無音時間情報は、特に制限されないが、２バイト分用
意されている。これより長い無音期間にも対応させるた
めに、無音時間情報に３バイトや４バイト等を用いるも
のであってもよい。

【００７９】図３４には、上記のようなデータ圧縮が行
われたディジタル信号に対する早聴き／遅聴きモードを
含むディジタル信号再生回路の一実施例のブロック図が
示されている。アドレスカウンタＡＣには、アンドゲー
ト回路Ｇ３を介してアドレスカウンタ用クロックＡＤＣ
Ｋが供給される。メモリ回路ＲＡＭの読み出し信号は、
前記のように無音信号ＭＫが２バイトの無音マークと２
バイトの無音時間からなるときには、それに対応して４
段のシフトレジスタＳＲ１〜ＳＲ４を通して出力される
。これらのシフトレジスタＳＲ１〜ＳＲ４は、アンドゲ
ート回路Ｇ４を介してデータシフトクロックＤＳＣＫが
供給される。上記シフトレジスタＳＲ４，ＳＲ３の出力
ＡとＢは、マーク検出回路に入力される。マーク検出回
路は、上記信号ＡとＢのビットパターンが前記正の最大
値０１１１１１１１と負の最大値１００００００に一致
するか比較判定を行う。マーク検出回路の検出信号は、
フリップフロップＦＦ１とＦＦ２のセット信号として用
いられる。

【００８０】シフトレジスタＳＲ２とＳＲ１の出力Ｃと
Ｄは、コンパレータＣＰ１の一方の入力Ａに供給される
。このコンパレータＣＰ１の他方の入力Ｂには無音カウ
ンタの出力信号が供給される。上記コンパレータＣＰ１
の出力信号は、オアゲート回路Ｇ２を介して無音カウン
タのリセット端子Ｒと、無音期間の延長に用いられる繰
返カウンタの入力ＣＫに供給される。この繰返カウンタ
の出力ＱはコンパレータＣＰ２により延長倍率Ｎと比較
される。フリップフロップ回路ＦＦ２の出力Ｑは、イン
バータ回路Ｎ２を介して上記オアゲート回路Ｇ２、及び
アンドゲート回路Ｇ３とＧ４に供給される。これにより
、無音マークが検出されるとアドレスカウンタＡＣの動
作及びシフトレジスタＳＲ１〜ＳＲ４のシフト動作が停
止されて、無音信号がシフトレジスタＳＲ１〜ＳＲ４に
保持される。このとき、メモリ回路ＲＡＭもアドレスカ
ウンタＡＣの動作停止に従い読み出し停止状態にされる
。上記コンパレータＣＰ２の出力信号は繰返カウンタと
フリップフロップ回路ＦＦ２のリセット端子Ｒに供給さ
れる。

【００８１】フリップフロップ回路ＦＦ１の出力Ｑは、
無音フラグＦＬＧとされ、インバータ回路Ｎ１を介して
アンドゲート回路Ｇ１の制御信号とされる。このように
無音マークが検出されると、直ちにゲート回路Ｇ１が閉
じられて、正と負の最大値や続いて出力される時間情報
が音声信号として誤って出力されてしまうことを防止す
る。特に、上記のように正と負の最大値を無音マークと
して用いる場合には、それがそのまま出力されると大き
なパルス性のノイズが発生する。上記フリップフロップ
回路ＦＦ１の無音フラグは、４段のＤ型フリップフロッ
プＤＦＦを通してフリップフロップ回路ＦＦ１のリセッ
ト信号として帰還される。これらのフリップフロップ回
路ＤＦＦは、次に説明するように前記シフトレジスタＳ
Ｒ１〜ＳＲ４と同じデータシフトクロックにより無音フ
ラグの伝達動作を行い、無音期間の終了とともに上記シ
フトレジスタＳＲ１〜ＳＲ４に保持されていた上記のよ
うな無音マークと時間情報からなる無音信号が掃き出さ
れる期間を検出する。これらのフリップフロップ回路Ｄ
ＦＦにより無音信号期間が終了したと判定されたならフ
リップフロップ回路ＦＦ１のリセットが行われる。

【００８２】無音マークの検出によりフリップフロップ
回路ＦＦ２がセットされると、インバータ回路Ｎ２を介
して無音カウンタのリセット状態が解除される。無音カ
ウンタは、このリセット状態の解除に応じて無音クロッ
クＳＣＬＫの計数動作を開始する。通常の再生モードの
ときには、コンパレータＣＰ２に供給されるＮ値が１に
設定される。これにより、無音カウンタの計数値と無音
信号に含まれる無音時間とが一致すると、コンパレータ
ＣＰ１により出力された一致信号を繰返カウンタが＋１
の計数をするので計数値が１となる。この結果、コンパ
レータＣＰ２も同時に一致出力を形成するので、繰返カ
ウンタ、フリップフロップ回路ＦＦ２のリセットが行わ
れる。フリップフロップ回路ＦＦ２のリセットにより、
アンドゲート回路Ｇ３，Ｇ４がゲートを開いてアドレス
カウンタＡＣを介したメモリ回路ＲＡＭの読み出しと、
シフトレジスタＳＲ１〜ＳＲ４のシフト動作が再開され
る。このシフトレジスタＳＲ１〜ＳＲ４の動作と同期し
てフリップフロップ回路ＤＦＦも無音フラグＦＬＧを順
次伝達する。すなわち、シフトレジスタＳＲ１〜ＳＲ４
に保持されていた無音信号が掃き出されるまでの間、フ
リップフロップ回路ＦＦ１をセット状態のままとして、
それがディジタル／アナログ変換回路ＤＡＣにより伝え
られて音声ノイズとして出力されるのを禁止する。上記
無音信号が掃き出されるのと同期してフリップフロップ
回路ＦＦ１がリセットされる。これにより、実質的な無
音期間が終了して最終段のシフトレジスタＳＲ４から出
力されるディジタル音声信号がアンドゲート回路Ｇ１を
通してディジタル／アナログ変換回路ＤＡＣに入力され
て音声信号の再生が行われる。

【００８３】遅聴きモードのときには、コンパレータＣ
Ｐ２に供給されるＮ値が１以上の適当な整数値に設定さ
れる。例えば２に設定されると、無音カウンタの計数値
と無音信号に含まれる無音時間とが２回りしたときに、
コンパレータＣＰ２が一致出力を形成して２倍に延長さ
れた無音期間を終了させる。上記Ｎを３に設定すれば、
無音期間を無音時間の３倍に拡大延長させることができ
る。

【００８４】早聴きモードのきには、フリップフロップ
回路ＦＦ２の動作が無効にされる。具体的には、フリッ
プフロップ回路ＦＦ２のセット入力Ｓにアンドゲート回
路等を介してマーク検出回路の出力信号が供給されるの
を禁止させるようにすればよい。この場合には、アドレ
スカウンタＡＣやシフトレジスタＳＲ１〜ＳＲ４には引
き続きクロックが供給されるのでメモリ回路ＲＡＭの読
み出し動作が継続的に行われる。ただし、マーク検出回
路の検出出力によりフリップフロップ回路ＦＦ１がセッ
トされるのでインバータ回路Ｎ１とアンドゲート回路Ｇ
１とにより、上記無音信号が音声信号としてディジタル
／アナログ変換回路ＤＡＣに入力されるのが禁止される
。すなわち、無音期間は上記音声情報を出力する極く短
い期間のみとなり、実質的に無音時間を無くすことがで
きる。この結果、前記同様な早聴きを行うことができる
。

【００８５】以上の早聴き及び／又は遅聴きモードを実
現するディジタル信号処理回路は、前記のようなディジ
タル信号受け渡しシステムにおけるプレーヤに用いられ
るもの他、ディジタル・オーディオ・テープ（ＤＡＴ）
等のようにディジタル音声信号をアナログ音声再生する
ディジタル信号処理回路を含む各種再生装置に広く利用
できるものである。

【００８６】図３５には、この発明に係るディジタル／
アナログ変換回路の一実施例のブロック図が示されてい
る。同図のディジタル／アナログ変換回路は、特に制限
されないが、前記ディジタル信号受け渡しシステムに用
いられるプレーヤに搭載される。ディジタル／アナログ
変換回路の公知技術として、前記公報（特開昭６１−２
３６２２２号）がある。このディジタル／アナログ変換
回路では、所定の周波数のパルスをカウンタにより繰り
返し計数し、このカウンタの出力信号と変換すべき入力
ディジタル信号とをディジタル的に比較して、入力ディ
ジタル信号の値に対応する幅を有するパルスを出力して
、フィルタ回路によりパルス出力から高周波成分を除去
してアナログ信号を形成するものである。

【００８７】上記のディジタル／アナログ変換回路では
、入力ディジタル信号に対して１つのパルス幅に変換さ
れた出力信号を形成するものであるため、それをフィル
タ回路で平滑すると、リップル成分が発生して音質のよ
いアナログ信号が得られないという問題がある。すなわ
ち、アナログ信号の応答性（高域特性）を良くするため
にはロウパスフィルタの時定数を小さくする必要がある
が、このようにすると前記リップル成分が増大する。 このリップル成分を少なくするためにフィルタ回路の時
定数を大きくすると、入力信号変化に対する応答性が悪
くなり高域特性が劣化する。また、カウンタとコンパレ
ータとを必要とするものであるため、回路構成が複雑に
なる。

【００８８】図３５のディジタル／アナログ変換回路は
、上記出力特性の改善に向けられている。この実施例の
ディジタル／アナログ変換回路では、出力信号に含まれ
るリップル成分を除去するために、次のような回路によ
り構成される。入力ディジタル信号Ｄｉｎは、レジスタ
に取り込まれる。このレジスタの取り込まれた入力ディ
ジタル信号Ｄｉｎは、コンパレータの一方の入力Ａに供
給される。カウンタは、基準時間信号としてのパルスを
繰り返し計数する動作を行う。このカウンタのキャリー
出力ＣＡＲは、リピートカウンタに供給される。リピー
トカウンタは、指定された繰り返し計数値Ｊを計数する
とキャリー出力ＣＡＲを出力する。このキャリー出力Ｃ
ＡＲは、コントローラＣＴＬに入力されて、ここで変換
終了信号ＥＯＣが出力される。

【００８９】コントローラＣＴＬは、入力ディジタル信
号Ｄｉｎに同期したストローブを受けると、レジスタに
セット信号Ｓを供給して入力ディジタル信号Ｄｉｎの取
り込みを指示する。また、特に制限されないが、１０Ｍ
Ｈｚの基準時間パルスＣＫを受けて、上記レジスタへの
入力ディジタル信号Ｄｉｎの取り込まれると、それをカ
ウンタに供給して計数動作を開始させる。コンパレータ
は、レジスタに取り込まれた入力ディジタル信号Ｄｉｎ
が、カウンタに計数値Ｑより大きいとき（Ａ＞Ｂ）のと
き、ハイレベルの出力信号を形成する。そして、データ
線入力ディジタル信号Ｄｉｎに対してカウンタの計数出
力Ｑが大きく（Ａ＜Ｂ）なると、ロウレベルの出力信号
を形成する。この実施例では、リピートカウンタが設け
られているので、従来のように直ちに次の入力ディジタ
ル信号に対応した出力パルスを形成するのではなく、上
記１つの入力ディジタル信号Ｄｉｎに対応したパルス幅
を持つパルスがリピートカウンタにより指定されたＪ回
繰り返して変換動作を終了する。

【００９０】図３６には、上記ディジタル／アナログ変
換回路の動作の一例の波形図が示されている。例えば、
ディジタル入力信号Ｄｉｎが８ビットからなる場合、上
記のように１０ＭＨｚのクロックパルスＣＫの周期は０
．１μｓとなり、８ビットからなるカウンタを用いて計
数することにより、１回りの周期が２５．６μｓになる
。 したがって、入力ディジタル信号が十進法の１であると
きには、最初の０．１μｓの間だけハイレベルで、残り
２５．５μｓの間がロウレベルのパルスが出力される。 また、入力ディジタル信号が十進法の１０であるときに
は、最初の１μｓの間だけハイレベルで、残り２４．６
μｓの間がロウレベルのパルスが出力される。同様に、
入力ディジタル信号が十進法の１００であるときには、
最初の１０μｓの間だけハイレベルで、残り１５．６μ
ｓの間がロウレベルのパルスが出力される。そして、入
力ディジタル信号が十進法の最大値である２５５である
ときには、最初の２５．５μｓの間ハイレベルで、残り
０．１μｓだけがロウレベルのパルスが出力される。

【００９１】同図には、繰り返し回数Ｊが４の場合が示
されている。上記のようなパルス幅に変換された出力信
号は４回繰り返して出力されると、１つの入力ディジタ
ル信号Ｄｉｎに対応した変換出力信号ＥＯＣが出力され
る。このように４回のリピートを行うと、１サンプリン
グ期間、前記のプレーヤではメモリ回路ＲＡＭから読み
出されたデータをフェッチする周期内に、上記４回のパ
ルス幅変調出力を形成するために変換時間としては２５
．６×４＝１０２．４μｓとなり、約１０ＫＨｚの変換
周波数が可能になる。このことは、ニュースプログラム
や会話及び講演等の再生に最適なものとなる。高音質の
音楽プログラムの再生においては、上記クロックパルス
ＣＫの周波数を２０ＭＨｚにすれば、同じ４回のリピー
ト回数のもとでの約２０ｋＨｚまでの高域周波数が再生
できる。また、上記クロックパルスＣＫを１０Ｍｚのま
まとして、リピート数を２回に減らせば、同様に２０ｋ
Ｈｚまでの高域周波数が再生できる。このように、上記
クロックパルスＣＫの周波数、リピート回数の組み合わ
せて入力ディジタル信号のサンプリング周期に合わせる
ようにすればよい。なお、上記変換出力信号ＥＯＣを受
けて再びストローブＳＴＢに同期してディジタル信号を
入力すると、それに対応したアナログ／ディジタル変換
動作が同様にして行われる。

【００９２】上記のコンパータから出力されるパルス幅
変調信号は、抵抗ＲとキャパシタＣからなるロウパスフ
ィルタにより平滑されてアナログ信号Ｄｏｕｔが出力さ
れる。この実施例では、上記のようにパルス幅変調され
たパルスが複数個出力される。したがって、出力信号の
高音質化のために抵抗ＲとキャパシタＣとの時定数を小
さく設定して応答性を高くしてもリップル成分を最小に
防ぐことができる。この実施例回路では、回路全体がデ
ィジタル回路により構成できるから、ディジタル回路と
アナログ回路を混在させた場合に比べて、プロセスが簡
単で低消費電力のＣＭＯＳ回路集積回路等により形成す
ることができる。

【００９３】図３７には、この発明に係るディジタル／
アナログ変換回路の他の一実施例のブロック図が示され
ている。この実施例のディジタル／アナログ変換回路は
、回路の簡素化に向けられている。この実施例では、コ
ンパレータを省略してダウンカウンタとフリップフロッ
プ回路ＦＦによりディジタル信号に対応したパルス幅変
調信号を形成するものである。すなわち、ダウンカウン
タには、ストローブに同期して入力ディジタル信号Ｄｉ
ｎがセットされる。また、上記ストローブによりフリッ
プフロップ回路ＦＦがセットされる。これにより、フリ
ップフロップ回路ＦＦの出力信号Ｑがハイレベルに変化
し、上記ストローブによりダウンカウンタがクロックの
計数動作を開始する。ダウンカウンタは、計数値が０に
なるとボロー信号ＢＯを出力し、上記フリップフロップ
回路ＦＦをリセットさせる。このボロー信号ＢＯは変換
終了信号として入力側に送られる。フリップフロップ回
路ＦＦは、ディジタル信号の計数開始とともにセットさ
れ、そのディジタル信号に対応したクロックが計数され
るとリセットされる。これにより、フリップフロップ回
路ＦＦの出力信号Ｑは入力ディジタル信号に対応したパ
ルス幅変調信号とされる。

【００９４】この実施例のディジタル／アナログ変換回
路の入力側に設けられる信号源は、前記メモリ回路ＲＡ
Ｍのように一定のサンプリング周期に対応してディジタ
ル信号とストローブを出力する。したがって、信号源側
では上記変換終了信号ＥＯＣが送られてことをもって直
ちに次のディジタル信号を送出するのではなく、そのこ
とを１つの条件として、上記一定のサンプリング周期に
同期してディジタル信号とストローブを送出する。これ
により、フリップフロップ回路ＦＦのストローブに同期
したセット動作と、ダウンカウンタのボロー出力ＢＯに
同期したリセット動作により、一定周期の入力ディジタ
ル信号に対応したパルス幅変調信号を得ることができる
。

【００９５】例えば、ディジタル入力信号Ｄｉｎが８ビ
ットからなる場合、上記のように１０ＭＨｚのクロック
パルスＣＫを用いるとその周期は０．１μｓとなり、８
ビットからなるダウンカウンタを用いてをそれを計数す
ることにより最大計数値が２５．５μｓになる。したが
って、入力ディジタル信号が十進法の１であるときには
、ガウンカウンタは１しか計数しないから最初の０．１
μｓの間だけハイレベルで、次のストローブが入力され
るまでの残り２５．５μｓの間がロウレベルのパルスが
出力される。また、入力ディジタル信号が十進法の１０
であるときには、１０を計数する間の最初の１μｓの間
だけハイレベルで、次のストローブが入力されるまでの
残り２４．６μｓの間がロウレベルのパルスが出力され
る。同様に、入力ディジタル信号が十進法の１００であ
るときには、１００を計数する間の１０μｓの間だけハ
イレベルで、次のストローブが入力されるまでの残り１
５．６μｓの間がロウレベルのパルスが出力される。そ
して、入力ディジタル信号が十進法の最大値である２５
５であるときには、最大計数値に対応した２５．５μｓ
の間ハイレベルで残り０．１μｓだけがロウレベルのパ
ルスが出力される。このようなパルス幅変調信号は、前
記のような抵抗ＲとキャパシタＣのようなロウパスフィ
ルタＬＰＦにより平滑されてアナログ信号Ｖｏｕｔが形
成される。なお、図３５図の実施例のように１つの入力
信号Ｄｉｎに対して複数のパルス幅変調信号を形成する
場合には、入力側で１つの入力信号Ｄｉｎに対して前記
の周期のストローブを複数回発生させればよい。

【００９６】図３８には、この発明に係るディジタル／
アナログ変換回路の更に他の一実施例のブロック図が示
されている。前記図３７に示したディジタル／アナログ
変換回路では、入力側において一定の周期でディジタル
信号とストローブを形成する必要があり、その用途が限
られてしまう。この実施例では、アップカウンタを設け
て出力されるパルス幅変調信号の周期を規定するもので
ある。すなわち、アップカウンタの入力Ｄには０を供給
し、ストローブに同期したカウンタロードパルスＬＤに
よりクリアされるとともに、ダウンカウンタでは上記カ
ウンタロードパルスＬＤにより入力ディジタル信号Ｄｉ
ｎが取り込まれる。上記ダウンカウンタとアップカウン
タには、同じクロックＣＫが供給される。ダウンカウン
タのボロー出力ＢＯは、フリップフロップ回路ＦＦの入
力Ｋとインバータ回路Ｎ１を介してアンドゲート回路Ｇ
１の一方の入力に供給される。フリップフロップ回路Ｆ
Ｆのクロック端子ＣＫには上記クロックパルスが供給さ
れ、フリップフロップ回路ＦＦの入力Ｊには、アンドゲ
ート回路Ｇ１の出力信号が供給される。このアンドゲー
ト回路Ｇ１の他方の入力には、コントローラＣＴＬから
発生されたセット信号が供給される。そして、上記カウ
ンタのキャリー出力ＣＡＲは、コントローラＣＴＬに供
給される。

【００９７】コントローラＣＴＬは、ディジタル信号Ｄ
ｉｎと同期して入力されるストローブＳＴを受けると動
作状態にされ、上記ダウンカウンタ及びアップカウンタ
のカンタロード信号ＬＤとフリップフロップ回路のセッ
ト信号ＦＲを出力する。また、コントローラＣＴＬは、
クロックＣＬＫを受けてストローブが入力されるとダウ
ン及びアップカウンタ等にクロックパルスを送出し、ア
ップカウンタからのキリャー出力ＣＡＲを受けると変換
終了信号ＥＯＣを送出して待機状態になる。フリップフ
ロップ回路ＦＦは、クロックパルスの立ち上がりエッジ
に同期して動作し、そのとき入力ＪとＫが００（ロウレ
ベル、ロウレベル）なら保持状態になり、入力ＪとＫが
０１（ロウレベル、ハイレベル）ならリセット状態にな
り、入力ＪとＫが１０（ハイレベル、ロウレベル）なら
セット状態になり、入力ＪとＫが１１（ハイレベル、ハ
イレベル）なら反転動作を行う。

【００９８】次に、上記ディジタル／アナログ変換動作
の詳細に説明する。初期状態では全てのカウンタ及びフ
リップフロップ回路ＦＦはリセット状態である。コント
ローラＣＴＬのストローブ入力端子ＳＴに変換開始信号
が入力されると、それに応答してコントローラＣＴＬは
、変換終了信号端子ＥＯＣからの出力信号を論理１にし
て変換中であることを宣言する。コントローラＣＴＬは
、カウントロード信号ＬＤを出力して、クロックＣＫの
立ち上がりに同期してダウンカウンタには入力ディジタ
ル信号をロードさせ、アップカウンタには０をロードさ
せる。ダウンカウンタ及びアップカウンタは、上記ロー
ドの終了とともにクロックの計数動作を開始する。コン
トローラＣＴＬは、上記カウンタロード信号ＬＤよりカ
ウンタクロックの１／２周期遅れて、フリップフロップ
回路ＦＦのセット信号ＦＲを出力する。フリップフロッ
プ回路ＦＦは、ダウンカウンタのボロー出力ＢＯが論理
０であるから入力Ｊが１に入力Ｋが０となって、クロッ
クの立ち上がりに同期してセット状態にされる。

【００９９】ダウンカウンタは、クロックの到来毎にダ
ウン計数動作（−１）を行い計数値が０になると、ボロ
ー信号ＢＯを出力する。この結果、ボロー信号ＢＯの論
理１への変化により、フリップフロップ回路ＦＦの入力
Ｊが０に入力Ｋが１に変化する。この結果、フリップフ
ロップ回路ＦＦは、クロックパルスの立ち上がりに同期
してリセットされる。なお、入力ディジタル信号Ｄｉｎ
が十進法で０のときには、ダウンカウンタのボロー出力
ＢＯと、コントローラＣＴＬのセット信号ＦＲとが同じ
タイミングで出力されることになる。この実施例では、
ダウンカウンタのボロー出力ＢＯを優先させるためにア
ンドゲート回路Ｇ１が設けられており、このゲート回路
Ｇ１によりコントローラＣＴＬからのフリップフロップ
回路ＦＦのセット信号ＦＲが禁止される。このように、
ディジタル信号Ｄｉｎが十進法で０であるときにはフリ
ップフロップ回路ＦＦからパルスが出力されない。ディ
ジタル信号Ｄｉｎが１以上であるときには、フリップフ
ロップ回路ＦＦの出力Ｑからそれぞれに対応したパルス
幅を持つパルスが出力される。このようにパルス幅変調
された出力信号はロウパスフィルタＬＰＦにより平滑さ
れてアナログ信号Ｖｏｕｔ　が形成される。

【０１００】アップカウンタは、計数動作を継続して最
大値になるとキャリー信号ＣＡＲを出力する。コントロ
ーラＣＴＬは、上記キャリー信号ＣＡＲを受けると、変
換終了信号ＥＯＣを論理０に変化させて一連の変換動作
を終了する。この変換動作終了を待って次のディジタル
信号が入力される。すなわち、上記のようなアップカウ
ンタ回路を設けた場合には、ディジタル／アナログ変換
動作に従って、その変換終了信号により、アドレス信号
を生成して次の入力ディジタル信号を読み出すようにす
ることもできる。上記のように、入力ディジタル信号Ｄ
ｉｎとストローブが入力されると、以上の動作を繰り返
して入力ディジタル信号Ｄｉｎに対応したアナログ信号
Ｖｏｕｔ　を形成する。コントローラＣＴＬは、上記変
換動作中は変換終了信号ＥＯＣをハイレベルにして外部
に知らせ、これを無視したストローブには何も応答しな
いで、変換動作を継続する。なお、アナログ変換出力Ｖ
ｏｕｔ　に含まれるリップル成分を軽減する場合には、
１つのストローブのような変換開始信号に対して、リピ
ートカウンタ等を設けて上記のようなディジタル／アナ
ログ変換動作を指定回数だけ繰り返すようにすればよい
。このリピート中にディジタル信号Ｄｉｎの入力が保証
されていない場合には、前記同様にレジスタを設けて入
力ディジタル信号を取り込むようにすればよい。以上図
３５〜図３８を用いて説明した実施例は、ディジタル／
アナログ変換回路の他、ディジタル信号からパルス幅変
調信号に変換する信号変換回路として広く利用できる。

【０１０１】図３９には、前記ディジタル信号受け渡し
システムに用いられるプレーヤのスイッチ入力回路の一
実施例の基本的ブロック図が示されている。前記のよう
にプレーヤは、ＩＣメモリカード等と互換性をもつよう
に小型で薄型にされる。それ故、動作モードを指示する
スイッチ類を減らすことが重要とされる。そこで、この
実施例では、１つのキースイッチ１のオン／オフ信号を
受ける動作状態制御回路２により、動作状態１〜動作状
態ｎを指定する信号３−１〜３−ｎを形成するものであ
る。このようにすることにより、上記のような小型でか
つ薄型のプレーヤの限られたスペースに操作スイッチ１
の実装を可能にするものである。

【０１０２】図４０には、動作状態制御回路の具体的構
成の一実施例を説明するためのブロック図が示されてい
る。この実施例では、スイッチ１のオン時間Ｔが動作状
態制御回路２により判定される。動作状態制御回路２は
、スイッチ１のオン時間Ｔに対しては無条件で単にスイ
ッチがオン状態にされれば状態Ａにする信号１３−１を
形成する。動作状態制御回路２は、スイッチ１のオン時
間Ｔが予め決められて一定時間Ｍより小さい（Ｍ＞Ｔ）
と判定したなら状態Ｂにする信号１３−２を形成する。 そして、動作状態制御回路２は、スイッチ１のオン時間
Ｔが予め決められた一定時間Ｍより大きい（Ｍ≦Ｔ）と
判定したなら状態Ｃにする信号１３−３を形成する。上
記のような３つの状態Ａ〜Ｃを示す信号１３−１〜１３
−３の組み合わせにより、次のような再生制御動作が実
現できる。

【０１０３】図４１には、その動作モードを説明するた
めの概念図が示されている。プレーヤは電源投入直後に
は停止状態４にされる。この状態４において、スイッチ
をオン状態にすると、そのオン時間Ｔに対しては無条件
の状態Ａを示す信号１ａが形成されてプレーヤは再生状
態５になる。この再生状態５では、一時停止状態６に変
化させるか、それとももとの停止状態４に戻すか２通り
の選択が必要になる。そこで、再びスイッチをオン状態
にすると、上記のような状態Ａを示す信号１ｂが形成さ
れて時間判定７に入り、そのときにオン状態にされた時
間Ｔの判定が行われる。もしも、この判定結果が状態Ｂ
を示す信号１ｃならプレーヤは一時停止状態６にされる
。あるいは、上記判定結果が状態Ｃを示す信号１ｅなら
プレーヤはもとの停止状態４に戻る。上記一時停止状態
６においては、再び再生状態４に戻すことしか意味を持
たないから、スイッチのオン状態にするだけで、上記の
ような状態Ａを示す信号１ｄにより再生状態５に戻す。

【０１０４】１つのスイッチにより、複数種類の動作を
指示する場合には、その操作方法が複雑になる欠点があ
る。そこで、この実施例では、その操作方法の習得を容
易にするために、図３９に示した停止状態４、再生状態
５及び一時停止状態６に対応して発光ダイオード等や液
晶表示素子を設けて、現在の状態に応じて点灯させ、そ
れと同図のような矢印とを組み合わせることにより、状
態Ａ〜状態Ｃの入力によりどのような状態に変化させる
ことができるかを表示させる。この表示動作は、表示装
置として発光ダイオードを用いる場合、低消費電力化を
図るためにスイッチ操作を行う一定時間だけ行わせるよ
うにすればよい。

【０１０５】図４２には、動作状態制御回路の具体的構
成を説明した他の一実施例のブロック図が示されている
。この実施例では、前記のようなスイッチ１のオン時間
Ｔに代えてスイッチ１のオン回数が動作状態制御回路２
により判定される。動作状態制御回路２は、スイッチ１
のオン回数を計数して１回なら状態Ａにする信号２３−
１を形成する。動作状態制御回路２は、スイッチ１のオ
ン回数が２回なら状態Ｂにする信号１３−２を形成する
。このような２つの状態ＡとＢを示す信号２３−１と２
３−２の組み合わせにより、次のような再生制御動作が
実現できる。

【０１０６】図４３には、その動作モードを説明するた
めの概念図が示されている。プレーヤは電源投入直後に
は前記同様に停止状態４にされる。この状態４において
、スイッチを１回だけオン状態にすると、状態Ａを示す
信号２ａが形成されてプレーヤは再生状態５になる。 この再生状態５では、一時停止状態６に変化させるか、
それとももとの停止状態４に戻すか２通りの選択が必要
になる。そこで、再びスイッチを１回だけオン状態にす
ると、上記のような状態Ａを示す信号２ｂが形成されて
プレーヤは一時停止状態６にされる。あるいは、上記ス
イッチを２回オン状態にすると、状態Ｂを示す信号２ｅ
が形成されてプレーヤはもとの停止状態４に戻る。この
実施例では、上記一時停止状態６から再び再生状態４に
戻すことの他、もとの停止状態４にも選択的に変化させ
るようにする。このため、一時停止状態６においてスイ
ッチを１回だけオン状態にすると状態Ａを示す信号２ｃ
が形成されてプレーヤは再生状態５に変化する。上記一
時停止状態６においてスイッチを２回にわたってオン状
態にすると、状態Ｂを示す信号２ｄが形成されてプレー
ヤは停止状態４に変化する。この実施例でも、前記同様
に図４１に対応して表示素子及び矢印を描くことにより
、操作の習得を容易にする。

【０１０７】図４４には、プレーヤのメモリ回路ＲＡＭ
の記憶領域管理方式の一実施例の概念図が示されている
。プレーヤに搭載されたメモリ回路ＲＡＭの記憶容量を
複数種類の情報に対して効率よく利用するために、ＲＡ
Ｍは目次領域とデータ領域に分けられる。目次領域は、
特に制限されないが、４つの目次ＰＡ０〜ＰＡ３を持ち
、それぞれにはブロックアドレスＢＡ０〜ＢＡ３が格納
可能にされる。上記目次ＰＡ０〜ＰＡ３は、プログラム
セレクト信号ＰＳＬ１，ＰＳＬ２等により選択されて、
そのブロックアドレスＢＡ０，ＢＡ１等の書き込みや読
み出しが可能にされる。例えば、前記のようなディジタ
ル信号受け渡しシステムにおいて、プレーヤがサーバに
接続されると、サーバは目次領域をアクセスして有効に
されているブロックアドレスの読み出しを行う。これに
より、サーバはプレーヤにおけるメモリ回路ＲＡＭの空
き領域を知ることができる。そして、新たに受け渡され
るディジタル信号が指定されると、空きの目次にブロッ
クアドレスを記憶させるとともに空き領域にディジタル
信号を記憶させる。

【０１０８】もしも、目次が不足したり、受け渡される
ディジタル信号に対して空きの記憶容量が不足するなら
、その旨を表示して消去してよい格納済のディジタル信
号を選択させ、それを消去して新しいディジタル信号の
入力を行う。このとき、プレーヤに記憶されている格納
済のディジタル信号も読み出して、新しいディジタル信
号の記憶容量に合わせて記憶容量に空きがないようアド
レス割り当てが改めて行われる。

【０１０９】同図においては、プログラムセレクト信号
ＰＳＬ１により目次ＰＡ０をアクセスして、そこに格納
されているブロックアドレスＢＡ０を読み出してアドレ
スカウンタにセットさせる。例えば、同図の実線のよう
にアドレスカウンタにセットされたブロックアドレスＢ
Ａ０がデータ領域の先頭アドレスのデータブロックであ
ると、そのブロックの先頭のＩＤコードが格納されたア
ドレスから順に読み出しを開始する。そして、特に制限
されないが、データの最終アドレスにはエンドマークＥ
ＮＤが格納されており、このエンドマークＥＮＤの検出
により読み出しを終了させる。この構成では、目次には
先頭アドレスのみを記憶させればよいからアドレス情報
を減らすことができる。

【０１１０】また、プログラムセレクト信号ＰＳＬ２に
より目次ＰＡ２をアクセスして、そこに格納されている
ブロックアドレスＢＡ２を読み出してアドレスカウンタ
にセットさせる。例えば、同図の点線のようにアドレス
カウンタにセットされたブロックアドレスが中間ブロッ
クなら、そのブロックの先頭のＩＤコードが格納された
アドレスから順に読み出しを開始する。そして、上記同
様にデータの最終アドレスにはエンドマークＥＮＤが格
納されており、このエンドマークＥＮＤの検出により読
み出しを終了させる。

【０１１１】例えば、目次ＰＡ１に対応したディジタル
信号の消去等により上記のように２種類のプログラムが
格納されたデータブロックの間に空きができると、サー
バは目次ＰＡ２のブロックアドレスＢＡ２を目次ＰＡ０
に対応したデータ領域のエンドマークＥＮＤのアドレス
にブロックアドレスＢＡ２を変更するとともに、それに
対応したディジタル信号を書き込む。このようにするこ
とによって、新たに受け渡されるプログラムに対応した
ディジタル信号を残りの空きエリアを連続して使用する
ことができる。なお、プレーヤをサーバに接続すると、
原則して目次領域及びデータ領域がクリアされて新しい
ディジタル信号が格納されるようにしてもよい。この場
合、残したいプログラムは、プレーヤ側において消去禁
止を指定するか、サーバ側とのディジタル信号の受け渡
し操作の中で消去禁止プログラムを指定するものであっ
てもよい。

【０１１２】図４５には、プレーヤのメモリ回路ＲＡＭ
の記憶領域管理方式の他の一実施例の概念図が示されて
いる。この実施例では、目次メモリとデータメモリとに
よりディジタル信号の記憶管理を行うようにするもので
ある。目次メモリは、目次１ないし目次４のように最大
４種類のディジタル信号（プログラム）までの格納を可
能にするものである。目次メモリには、前記実施例のよ
うに単に先頭アドレスを記憶させるもの他、終了アドレ
スやＩＤコードの他に、目次情報も記憶させる。この目
次情報は、特に制限されないが、文字情報からなり、プ
レーヤに液晶表示装置を設けてプログラムの内容を文字
によって表示可能にするものである。目次メモリの各目
次と、データメモリのデータエリアは、記憶順序等によ
りデータメモリの先頭アドレス側からデータ２、データ
１、データ４及びデータ３のように任意に行われる。す
なわち、先に指定した順にデータメモリ対してディジタ
ル信号が記憶される。

【０１１３】図４６には、上記目次機能を付加した場合
のプレーヤの一実施例の要部ブロック図が示されている
。コントローラＣＴＬには、前記のような動作制御用の
スイッチＳＷ２の他に、目次指定（プログラム指定）用
のスイッチＳＷ１が設けられる。特に制限されないが、
このスイッチＳＷ１をオン状態にすると、目次ＡＣ（ア
ドレスカウンタ）に＋１のパルスが供給されて目次メモ
リのアクセスが行われる。目次メモリから読み出された
目次情報は、目次レジスタに格納されてＬＣＤによりタ
イトル等の文字表示が行われる。

【０１１４】目次メモリから読み出された先頭アドレス
は、データメモリのアドレスカウンタＡＣにセットされ
、終了アドレスとＩＤコードはレジスタＲＥＧにそれぞ
れロードされる。ＩＤコードは、コントローラＣＴＬに
伝えられ、それが解読されて前記サンプリング周波数、
データ長、ステレオ／モノラル再生等の自動設定が行わ
れる。上記アドレスカウンタＡＣにより出力されるアド
レス信号は、データメモリのアクセスに用いられること
の他、コンパレータＣＰにも供給される。このコンパレ
ータＣＰの他方の入力には、上記レジスタＲＥＧにロー
ドされた最終アドレスが伝えられる。これにより、上記
指定された目次に対応したディジタル信号（データ）の
読み出しが終了すると、コンパレータＣＰがこれを検出
してコントローラＣＴＬに終了信号を入力するので、一
連のディジタル信号の読み出し動作が終了することにな
る。

【０１１５】以上の目次機能において、目次の数は４の
他、任意であるが２のＮ乗個にすると２進のアドレスカ
ウンタがそのまま利用できるので選択が容易になる。ま
た、目次メモリをデータメモリとは別に設けた場合には
、それぞれを独立して並行にアクセスすることができる
からアドレスカウンタの制御が簡単になる。なお、上記
の目次メモリは、前記図４４の実施例のようにデータメ
モリの一定の記憶領域を利用して構成するものであって
もよいことはいうまでもない。

【０１１６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）　　ディジタル信号の受け渡しにおいてディジタ
ル信号供給源と一対一に対応して端末装置としてのプレ
ーヤを電気的に接続し、特定されたディジタル信号を電
気信号の形態で受け取り記憶回路に記憶させるとともに
プレーヤ単独で記憶させたディジタル信号の再生を行う
。 この構成では、プレーヤは、ディジタル信号を電気信号
の形態で受け取り、単独でそれを再生するものであるの
で受け渡されたディジタル信号の価値をそのままで発揮
させることができるという効果が得られる。 （２）　　上記（１）により、商品等として受け渡され
るディジタル信号は、電気信号の形態のままでよいから
その加工、製造や販売システムの構築が容易に行えると
いう効果が得られる。 （３）　　上記（１）により、受け渡されたディジタル
信号をそのものに商品等としての価値を認めてそれを単
に再生するだけの単純化された機能をプレーヤが持つも
のであるため、プレーヤの構成が簡単でかつ操作も易し
いから誰にでも扱えるという効果が得られる。 （４）　　ディジタル信号の供給元から必要に応じてデ
ィジタル信号を通信回線又は適当な記憶媒体を介して受
け取り記憶する端末装置を設け、これにプレーヤとコネ
クタを介して電気的に接続されて特定されたディジタル
信号の受け渡しを行うことにより、商品等としてのディ
ジタル信号の販売システムを高速にかつ合理的に行うこ
とができるという効果が得られる。

【０１１７】（５）　　端末装置として、比較的大きな
記憶容量を持つ磁気ディスクメモリ装置をバックアップ
メモリとして用い、受け渡し量の多いディジタル信号又
は時間の経過とともに更新されるディジタル信号は高速
アクセスが可能な半導体メモリにより構成されるバッフ
ァメモリに記憶させることにより、効率のよいディジタ
ル信号の受け渡しが実現できるという効果が得られる。 （６）　　端末装置として、マイクロコンピュータ機能
を持たせて上記磁気ディスクメモリやバッファメモリの
管理及び通信回線を介した供給元とのディジタル信号の
授受を行うことの他、プレーヤ内の記憶回路の記憶エリ
アの管理をも行うことにより、プレーヤの簡素化と記憶
回路の有効利用が可能になるという効果が得られる。 （７）　　端末装置として、ディジタル信号の一部部分
を一定時間に限ってモニター可能な機能を付加すること
により、目的のディジタル信号の選択ミスを防いだり、
目的のディジタル信号の選択を容易にできるという効果
が得られる。 （８）　　受け渡されるディジタル信号をディジタル音
声信号として、音声情報に限定することにより、プレー
ヤでの機能を記憶と再生のように単純化できるという効
果が得られる。

【０１１８】（９）　　受け渡されるディジタル信号に
ＩＤコードを付加してプレーヤにおける再生条件を自動
指定することにより、情報プログラムに対応した多様な
ディジタル信号の受け渡しを行うとともに、その使い勝
手を良くすることができるという効果が得られる。 （１０）　　プレーヤ本体からカード状のメモリ部を着
脱可能にすることにより、メモリ回路として各種ＲＡＭ
やＥＥＰＲＯＭあるいはＲＯＭを利用でき、機能の多様
化が図られるという効果が得られる。 （１１）プレーヤの外部形状及びコネクタが既存のメモ
リカードと互換性を持つようにし、内部の記憶回路を既
存のメモリカードと同等に使用可能にできるという効果
が得られる。 （１２）　　上記（１０）及び（１１）により、プレー
ヤの多機能化や用途の拡大を図ることができるという効
果が得られる。 （１３）　　プレーヤにパスワード又はパスワードの一
致検出信号に従い記憶回路の入力及び／又は出力動作に
機密保護機能を付加することにより、安易なコピーヤ、
盗聴等を防止できるから受け渡されるディジタル信号の
商品価値を高くすることができるという効果が得られる
。 （１４）　　プレーヤのメモリ部の一部として薄いカー
ド状のメモリ装置を着脱可能にすることにより、必要に
応じて記憶容量の拡張や、各種ＲＯＭにより構成された
プログラムの再生も可能になるから多様な機能が実現で
きるという効果が得られる。

【０１１９】（１５）　　上記機密保護方式として、デ
ィジタル信号の記憶回路のデータ入力及び／又はデータ
出力、あるいはアドレス入力部の少なくとも１ビットの
ディジタル信号を反転させ、あるいは他のビットと入替
えを行う構成を採ることより、簡単な構成により機密保
護ができるという効果が得られる。 （１６）　　プレーヤに複数のディジタル信号に対応し
た格納アドレスを含む目次情報を記憶する記憶領域又は
目次メモリと、上記格納アドレスによりアクセスされる
データ領域又はデータメモリとを設けることにより、複
数種類の情報としてのディジタル信号を効率よく記憶回
路に格納させることができるという効果が得られる。 （１７）　　上記プレーヤの動作制御を１つのキースイ
ッチのオン時間又はオン回数の組み合わせにより複数種
類からなる動作モードの指定を行うようにすることより
、プレーヤの小型及び薄型化が実現できるという効果が
得られる。

【０１２０】（１８）　　ディジタル化された音声信号
の無音期間を検出し、その無音期間において、ディジタ
ル／アナログ変換回路に入力されるディジタル信号を強
制的に交流的な０レベルに対応した信号に置き換えるこ
とにより、無音期間の耳ざわりな量子化雑音を除去する
ことができるという効果が得られる。 （１９）　　無音期間の検出を調整可能にされた正負両
極性のそれぞれ無音と見做すレベルに対応したディジタ
ル信号と、再生されるディジタル信号との大小比較を行
う一対のコンパレータの出力信号に基づいて形成するこ
とにより、ディジタル信号のプログラムの内容に応じて
正確な無音期間の検出を行うことができるという効果が
得られる。 （２０）　　ディジタル化された音声信号の無音期間を
検出して、その間を拡大延長させることにより、高音質
を維持つつ遅聴きが可能になるという効果が得られる。 （２１）　　ディジタル信号が格納されたメモリ回路の
アドレス更新動作を通常動作に比べて実質的に遅するい
う簡単な構成により、高音質を維持したままでの遅聴き
が実現できるという効果が得られる。

【０１２１】（２２）　　ディジタル化された音声信号
の無音期間を検出し、その間を短縮することにより、高
音質を維持しつつ早聴きが可能になるという効果が得ら
れる。 （２３）　　ディジタル信号が格納されたメモリ回路の
アドレス更新動作を通常動作に比べて速くするという簡
単な構成により、高音質を維持したままでの早聴きが実
現できるという効果が得られる。 （２４）　　ディジタル信号の無音期間を無音コード情
報と無音時間情報とに置き換えることによってデータ圧
縮が可能になるとともに、その時間情報に対応した無音
時間を作り出すことの他、簡単な回路の追加によって上
記時間情報を拡大して無音時間を長くして再生したり又
はそれを無視して再生することにより、遅聴き又は早聴
きを行うことができるという効果が得られる。 （２５）　　無音コードとしてほぼ正の最大値とほぼ負
の最大値に対応した少なくとも２つの連続したディジタ
ル信号を組み合わせることにより、ディジタル音声信号
と無音コードとの識別が容易に行えるという効果が得ら
れる。 （２６）　　最大無音時間を設定し、遅聴き動作に伴い
拡大された無音期間が上記最大無音時間を超ないように
制限する機能を設けることにより、遅聴きモードでの再
生に要する無駄時間を無くすことができるという効果が
得られる。

【０１２２】（２７）　　ディジタル入力信号を記憶回
路に記憶させ、基準時間パルスを受けディジタル入力信
号の最大値に対応した計数動作を行うカウンタ回路の出
力と上記記憶されたディジタル信号とをコンパレータ比
較してパルス幅変調信号を形成する動作をリピートカウ
ンタにより複数回に繰り返させることにより、高音質の
アナログ信号を得ることができるという効果が得られる
。 （２８）　　ディジタル信号の最大値に対応した一定の
周期により供給されるディジタル信号をダウンカウンタ
に入力して、基準時間パルスを形成させるという簡単な
回路により、上記ディジタル信号に対応したパルス幅変
調信号を得ることができるという効果が得られる。 （２９）　　上記ディジタル信号の最大値に対応した一
定の周期を、上記基準時間パルスを受けてディジタル入
力信号に対応した計数動作を行うアップカウンタ回路に
より形成することにより、簡単な構成でアドレス変換動
作に対応したディジタル信号を入力させることができる
という効果が得られる。

【０１２３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ディ
ジタル信号受け渡しシステムでは、ディジタル信号を１
つの商品として販売するもの他、証券会社や金融保険会
社等のサービスの１つ等として、プレーヤを指示する特
定の者に対して無償により提供されるものであってもよ
い。あるいは、ディジタル信号の全体を一括契約により
、定期的にあるいは任意に必要な情報の受け渡しに利用
されるものであってもよい。また、ディジタル信号は、
語学学習や各種受験用の暗記に必要なデータ等のように
音声信号により伝達可能なものであれば何であってもよ
い。更には、上記のようなディジタル信号受け渡しシス
テムにより、活字を用いた従来の新聞、週刊誌等に代え
て、ディジタル音声信号を用いて各種情報、娯楽を提供
するといったようなタイムーで極めて効率のよい近未来
的なメディアを構築することも可能である。

【０１２４】プレーヤには、拡張用のＲＯＭカード又は
ＲＡＭカードが接続可能なコネタクを設ける構成として
もよい。この場合、プレーヤ自体の厚みが厚くなるのを
防ぐために、上記ＲＯＭカードやＲＡＭカードは、メモ
リチップが内蔵された薄いプラスティックカード等から
構成されることが望ましい。ＲＯＭカードは、音楽プロ
グラムや語学学習等に便利なものとなる。上記ＲＡＭカ
ードは、メモリ容量の拡張に有効な手段となる。例えば
、演奏時間の長い音楽プログラム等を受け取るときに上
記ＲＡＭカードが有効となる。

【０１２５】ディジタル信号受け渡しシステムに用いら
れる端末装置、プレーヤの構成、機能等は種々の実施形
態を採ることができるものである。プレーヤに内蔵され
るメモリは、前記疑似スタティック型ＲＡＭの他、スタ
ティック型ＲＡＭを用いるものや、ダイナミック型ＲＡ
Ｍと自動リフレッシュ回路から構成したもの、さらには
記憶保持のために電池が不用なフラッシュメモリ（ＥＥ
ＰＲＯＭ）や各種ＲＯＭ等でもよいし、書換え可能な小
型で薄型の光ディスクメモリを用いるものであってもよ
い。ディジタル信号は、前記のような音声信号の他に、
文字情報や画像情報あるいは音声信号と文字又は画像情
報とが組み合わせたものであってもよい。このように文
字情報や音声情報を再生するためには表示装置が必要に
なる。表示装置としては、特に制限されないが、薄型で
小型軽量化が可能な液晶表示装置を用いるようにすれば
よい。

【０１２６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ディジタル信号の受け渡し
においてディジタル信号供給源と一対一に対応して端末
装置としてのプレーヤを電気的に接続し、特定されたデ
ィジタル信号を電気信号の形態で受け取り記憶回路に記
憶させるとともにプレーヤ単独で記憶させたディジタル
信号の再生を行う。このシステムでは、プレーヤがディ
ジタル信号を電気信号の形態のままで受け取り、単独で
再生するものであるので、受け渡されたディジタル信号
の価値をそのままで発揮させることできる。そして、受
け渡しはディジタル信号の形態のままでよいからその加
工、製造や販売システムの構築が容易に行えるとともに
、プレーヤの構成が簡単でかつ操作も易しいから誰にで
も扱えるものとなる。また、ディジタル化された音声信
号の無音期間を検出し、その無音期間を拡大させり短縮
させることにより、高音質を維持しつつ遅聴き再生や早
聴き再生が実現できる。また、ディジタル入力信号に対
応したパルス幅の信号を、１回の信号変換期間において
複数回繰り返して行うようにすることにより、平滑した
ときのリップルを大幅に減少できるから高品質のアナロ
グ信号を得ることができる。

【図面の簡単な説明】

【図１】この発明に係るディジタル信号受け渡しシステ
ムの一実施例を示す要部ブロック図である。

【図２】図１の端末装置の入力部のブロック図である。

【図３】図１の端末装置の記憶部のブロック図である。

【図４】図１の端末装置の出力部のブロック図である。

【図５】この発明に係るディジタル信号受け渡しシステ
ムに用いられるプレーヤの一実施例を示すブロック図で
ある。

【図６】上記プレーヤを構成する実装基板の一実施例を
示す平面図である。

【図７】ケースに治められる状態の実装基板の一実施例
を示す側面図である。

【図８】プレーヤの他の一実施例を示す平面図である。

【図９】図８のプレーヤ本体とメモリ部の一実施例を示
すブロック図である。

【図１０】プレーヤの電源供給方式の一実施例を示すブ
ロック図である。

【図１１】端末装置からプレーヤに転送されるディジタ
ル信号の一実施例の示す構成図である。

【図１２】図１１のＩＤコードが挿入されるディジタル
信号に対応したプレーヤの一実施例を示すブロック図で
ある。

【図１３】この発明に係る量子化雑音除去回路の一実施
例を示す回路図である。

【図１４】図１３の量子化雑音除去回路の動作の一例を
説明するための波形図である。

【図１５】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の一実施例を示す回路図であ
る。

【図１６】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の他の一実施例を示す回路図
である。

【図１７】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の他の一実施例を示す回路図
である。

【図１８】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の他の一実施例を示す回路図
である。

【図１９】この発明に係るディジタル信号販売システム
に用いられる機密保護回路の更に他の一実施例を示す回
路図である。

【図２０】図１９の機密保護回路に用いられる並べ変え
回路の一実施例を示す具体的回路図である。

【図２１】この発明に係る早聴きと遅聴き再生を実現し
たディジタル音声信号処理回路の一実施例を示すブロッ
ク図である。

【図２２】この発明に係る早聴き回路の具体的一実施例
を示すブロック図である。

【図２３】この発明に係る遅聴き回路の具体的一実施例
を示すブロック図である。

【図２４】図２２の早聴き回路に対応した動作波形図で
ある。

【図２５】図２３の遅聴き回路に対応した動作波形図で
ある。

【図２６】この発明に係る早聴き回路の他の一実施例を
示すブロック図である。

【図２７】この発明に係る遅聴き回路の他の一実施例を
示すブロック図である。

【図２８】この発明に係る遅聴き回路の具体的他の一実
施例を示すブロック図である。

【図２９】図２８に示した遅聴き回路の動作の一例を説
明するための動作概念図である。

【図３０】図２８に示した遅聴き回路の動作の他の一例
を説明するための動作概念図である。

【図３１】図２８に示した遅聴き回路の動作の更に他の
一例を説明するための動作概念図である。

【図３２】この発明に係る早聴きと遅聴き動作の他の一
実施例を説明するため波形図である。

【図３３】図３２の無音信号ＭＫの一実施例を示すビッ
トパターン図である。

【図３４】データ圧縮が行われたディジタル信号に対す
る早聴き／遅聴きモードを含むディジタル信号再生回路
の一実施例を示すブロック図である。

【図３５】この発明に係るディジタル／アナログ変換回
路の一実施例を示すブロック図である。

【図３６】図３５のディジタル／アナログ変換回路の動
作の一例を示す波形図である。

【図３７】この発明に係るディジタル／アナログ変換回
路の他の一実施例を示すブロック図である。

【図３８】この発明に係るディジタル／アナログ変換回
路の更に他の一実施例を示すブロック図である。

【図３９】ディジタル信号受け渡しシステムに用いられ
るプレーヤのスイッチ入力回路の一実施例を示す基本的
ブロック図である。

【図４０】動作状態制御回路の具体的構成の一実施例を
示すブロックである。

【図４１】図４０の実施例の動作モードを説明するため
の概念図である。

【図４２】動作状態制御回路の具体的構成の他の一実施
例を示すブロックである。

【図４３】図４２の実施例の動作モードを説明するため
の概念図である。

【図４４】プレーヤに内蔵されるメモリ回路ＲＡＭの記
憶領域管理方式の一実施例の概念図である。

【図４５】プレーヤに内蔵されるメモリ回路ＲＡＭの記
憶領域管理方式の他の一実施例の概念図である。

【図４６】図４５の目次機能を付加した場合のプレーヤ
の一実施例を示す要部ブロック図である。

【符号の説明】

ＬＰＦ…ロウパスフィルタ、ＭＰＸ…マルチプレクサ、
Ｓ／Ｈ…サンプル＆ホールド回路、ＡＤＣ…アナログ／
ディジタル変換回路、ＩＮＣＴ…入力部コントローラ、
ＮＩＦ…ネットワークインターフェイス、ＣＰＵ…マイ
クロプロセッサ、ＲＯＭ…リード・オンリー・メモリ、
ＲＡＭ…ランダム・アクセス・メモリ（メモリ回路）、
ＨＤＤＣ…ハードディスクコントローラ、ＬＣＤＣ…Ｌ
ＣＤコントローラ、ＶＭＥＩＮＦ…ＶＭＥバスインター
フェイス、ＨＤＤ…ハードディクスメモリ、ＬＣＤ…液
晶表示装置、ＯＵＴＩＮＦ…出力インターフェイス、Ｐ
ＣＴＬ…プレーヤ制御回路、ＢＭ…バッファメモリ、Ｍ
ＯＣＴＬ…モニターコントロール回路、ＭＯＮＴ…モニ
ター回路、Ｐ／Ｓ…パラレル／シリアル変換回路、ＡＣ
…アドレスカウンタ、ＣＴＬ…コントローラ、ＬＳＩ…
大規模集積回路（ゲートアレイ）、ＤＡＣ…ディジタル
／アナログ変換回路、ＡＭＰ，ＡＭＰ１，ＡＭＰ２…増
幅回路、ＢＡＴ…電源回路、Ｓ２〜Ｓ３…電源スイッチ
、Ｅ１〜Ｅ３…電池、ＳＥＬ…セレクタ、ＲＥＧ…レジ
スタ、ＯＳＣ…発振回路、ＣＰＧ…クロック発生回路、
ＣＰ，ＣＰ１〜ＣＰ３…コンパレータ、ＥＯＲ…排他的
論理和回路、Ｇ，Ｇ１〜Ｇ４…ゲート回路、Ｎ，Ｎ１〜
Ｎ３…インバータ回路、ＡＵ…加算回路、ＭＵ…乗算回
路、ＦＦ，ＦＦ１〜ＦＦ２…フリップフロップ回路、Ｍ
Ｋ…無音信号、ＳＲ１〜ＳＲ４…シフトレジスタ、ＤＦ
Ｆ…Ｄ型フリップフロップ回路。１…キースイッチ、２
…動作状態制御回路、３…信号（動作状態）、４…停止
状態、５…再生状態、６…一時停止状態、７…時間判定
状態。

Claims (29)

【特許請求の範囲】
1. 【請求項１】　　ディジタル信号供給源と、ディジタル
   信号の受け渡しにおいて上記ディジタル信号供給源と実
   質的に一対一に対応して電気的に接続され、かつ特定さ
   れたディジタル信号を電気信号の形態で受け取り記憶回
   路に記憶し、単独で記憶されたディジタル信号の再生を
   行うプレーヤとを備えてなることを特徴とするディジタ
   ル信号受け渡しシステム。
2. 【請求項２】　　上記ディジタル信号供給源は、ディジ
   タル信号の供給元と、この供給元から必要に応じてディ
   ジタル信号を通信回線又は適当な記憶媒体を介して受け
   取り記憶するとともに、上記プレーヤとコネクタを介し
   て一対一に対応して電気的に接続されて特定されたディ
   ジタル信号の受け渡しを行う端末装置とからなるもので
   あることを特徴とする請求項１のディジタル信号受け渡
   しシステム。
3. 【請求項３】　　上記端末装置は、比較的大きな記憶容
   量を持つ磁気ディスクメモリ装置をバックアップメモリ
   として用い、プレーヤとの間で受け渡し量の多いディジ
   タル信号又は時間の経過とともに更新されるディジタル
   信号を高速アクセスが可能な半導体メモリにより構成さ
   れたバッファメモリに記憶させるものであることを特徴
   とする請求項２のディジタル信号受け渡しシステム。
4. 【請求項４】　　上記端末装置は、マイクロコンピュー
   タ機能を持ち、上記磁気ディスクメモリやバッファメモ
   リの管理及び通信回線を介して供給元とのディジタル信
   号の授受を行うことの他、接続された状態のプレーヤ内
   における記憶回路に対する記憶エリアの管理も行うもの
   であることを特徴とする請求項２又は請求項３のディジ
   タル信号受け渡しシステム。
5. 【請求項５】　　上記端末装置は、指定されたディジタ
   ル信号の一部分を一定時間に限り再生して出力させる機
   能を持つものであることを特徴とする請求項２、請求項
   ３又は請求項４のディジタル信号受け渡しシステム。
6. 【請求項６】　　上記プレーヤは二次電池を内蔵し、上
   記端末装置と接続されたとき端末装置側の電源により上
   記二次電池に対して充電動作も行われるものであること
   を特徴とする請求項２、請求項３、請求項４又は請求項
   ５のディジタル信号受け渡しシステム。
7. 【請求項７】　　上記ディジタル信号はディジタル音声
   信号であり、プレーヤは記憶回路から読み出されたディ
   ジタル音声信号をアナログ音声信号に変換して出力させ
   る再生出力回路を備えるものであることを特徴とする請
   求項１、請求項２、請求項３、請求項４又は請求項６の
   ディジタル信号受け渡しシステム。
8. 【請求項８】　　上記記憶回路は、薄いカード状の記憶
   媒体とされて、プレーヤに対して脱着可能にされるもの
   であることを特徴とする請求項１、請求項６又は請求項
   ７のディジタル信号受け渡しシステム。
9. 【請求項９】　　上記受け渡されるディジタル信号は、
   ＩＤコードを持ち、そのＩＤコードの内容に従いプレー
   ヤにおける再生条件が自動指定されるものであることを
   特徴とする請求項１、請求項２、請求項３、請求項４、
   請求項６、請求項７又は請求項８のディジタル信号受け
   渡しシステム。
10. 【請求項１０】　　上記再生条件は、ステレオ／モノラ
    ル再生、８ビットと１６ビットからなる分解能、サンプ
    リング周波数のうち少なくとも１つを含むものであるこ
    とを特徴とする請求項９のディジタル信号受け渡しシス
    テム。
11. 【請求項１１】　　上記プレーヤは、その外部形状及び
    コネクタが既存のメモリカードと互換性を持つようにさ
    れるものであることを特徴とする請求項６、請求項７又
    は請求項８のディジタル信号受け渡しシステム。
12. 【請求項１２】　　上記プレーヤは、記憶部の記憶回路
    が既存のメモリカードと同等に使用可能にされる機能を
    持つようにされることを特徴とする請求項６、請求項７
    、請求項８又は請求項１１のディジタル信号受け渡しシ
    ステム。
13. 【請求項１３】　　上記プレーヤは、パスワード又はパ
    スワードの一致検出信号に従い記憶回路の入力及び／又
    は出力部の少なくとも１ビットのディジタル信号を反転
    させ、あるいは他のビットと入替えを行う機密保護機能
    を持つものであることを特徴とする請求項１、請求項６
    、請求項７、請求項８、請求項９、請求項１０、請求項
    １１又は請求項１２のディジタル信号受け渡しシステム
    。
14. 【請求項１４】　　上記プレーヤは、パスワード又はパ
    スワードの一致検出信号に従い記憶回路のアドレス入力
    部の少なくとも１ビットのディジタル信号を反転させ、
    あるいは他のビットと入替えを行う機密保護機能を持つ
    ものであることを特徴とする請求項１、請求項６、請求
    項７、請求項８、請求項９、請求項１０、請求項１１又
    は請求項１２のディジタル信号受け渡しシステム。
15. 【請求項１５】　　上記プレーヤは、複数のディジタル
    信号に対応した格納アドレスを含む目次情報を記憶する
    記憶領域又は目次メモリと、上記格納アドレスによりア
    クセスされるデータ領域又はデータメモリとを備えてな
    ることを特徴とする請求項１、請求項６、請求項７、請
    求項８、請求項９、請求項１０、請求項１１、請求項１
    ２、請求項１３又は請求項１４のディジタル信号受け渡
    しシステム。
16. 【請求項１６】　　上記プレーヤは、１つのキースイッ
    チのオン時間又はオン回数により、複数種類からなる動
    作モードの指定が行われるものであることを特徴とする
    請求項１、請求項６、請求項７、請求項８、請求項９、
    請求項１０、請求項１１、請求項１２、請求項１３、請
    求項１４又は請求項１５のディジタル信号受け渡しシス
    テム。
17. 【請求項１７】　　ディジタル化された音声信号の無音
    期間を検出し、その無音期間においてディジタル／アナ
    ログ変換回路に入力されるディジタル信号を強制的に交
    流的な０レベルに対応した信号に置き換えることを特徴
    とするディジタル音声信号処理回路。
18. 【請求項１８】　　上記無音期間は、調整可能にされた
    正負両極性のそれぞれ無音と見做すレベルに対応したデ
    ィジタル信号と再生されるディジタル信号との大小比較
    を行う一対のコンパレータの出力信号に基き、一定期間
    無音状態であることを条件にして検出されるものである
    ことを特徴とする請求項１７のディジタル音声信号処理
    回路。
19. 【請求項１９】　　ディジタル化された音声信号の無音
    期間を検出し、その無音期間を拡大させて遅聴き再生を
    行うことを特徴とするディジタル音声信号処理回路。
20. 【請求項２０】　　上記無音期間を拡大させる手段は、
    ディジタル信号が格納されたメモリ回路のアドレス更新
    動作を通常動作に比べて実質的に遅することにより行う
    ものであることを特徴とする請求項１９のディジタル信
    号処理回路。
21. 【請求項２１】　　ディジタル化された音声信号の無音
    期間を検出し、その無音期間を短縮させて早聴き再生を
    行うことを特徴とするディジタル音声信号処理回路。
22. 【請求項２２】　　上記無音期間を短縮させる手段は、
    ディジタル信号が格納されたメモリ回路のアドレス更新
    動作を通常動作に比べて速くすることにより行うもので
    あることを特徴とする請求項２１のディジタル信号処理
    回路。
23. 【請求項２３】　　ディジタル信号の無音期間が無音コ
    ード情報と無音時間情報に置き換えられることによって
    データ圧縮が行われるとともに、通常動作のときには無
    音コード情報を検出すると無音時間情報に対応した時間
    にわたってメモリ回路のアドレス更新動作を停止させる
    とともにそれに代わって交流的な０レベルに対応した信
    号を出力させ、遅聴き再生動作のときには無音コード情
    報を検出すると無音時間情報に対して拡大させた時間に
    わたってメモリ回路のアドレス更新動作を停止させると
    ともにそれに代わって交流的な０レベルに対応した信号
    を出力させ、早聴き動作のときには上記無音コード情報
    及び無音時間情報を実質的に無視してディジタル信号を
    出力させるものであることを特徴とするディジタル信号
    処理回路。
24. 【請求項２４】　　上記無音コード情報は、ほぼ正の最
    大値とほぼ負の最大値に対応した少なくとも２つの連続
    したディジタル信号の組み合わせにより構成されるもの
    であることを特徴とする請求項２３のディジタル信号処
    理回路。
25. 【請求項２５】　　最大無音時間を設定し、遅聴き動作
    に伴い拡大された無音期間が上記最大無音時間を超ない
    ように制限する機能を設けることを特徴とする請求項１
    ９、請求項２０又は請求項２３のディジタル信号処理回
    路。
26. 【請求項２６】　　ディジタル入力信号を受ける記憶回
    路と、基準時間パルスを受けディジタル入力信号の最大
    値に対応した計数動作を行うカウンタ回路と、上記記憶
    回路の出力信号とカウンタ回路の出力信号とを比較する
    コンパレータと、上記カウンタ回路の繰り返し計数動作
    を計数するリピートカウンタと、ストローブ信号を受け
    て記憶回路への入力ディジタル信号の取込みを指示する
    とともに、上記カウンタ回路の計数動作を開始させ、上
    記リピートカウンタからの出力信号により変換終了信号
    を送出する制御回路とを含み、上記コンパレータの出力
    からディジタル入力信号に対応したパルス幅変調信号を
    得ることを特徴とする信号変換回路。
27. 【請求項２７】　　ディジタル信号の最大値に対応した
    一定の周期により供給されるディジタル入力信号を受け
    、基準時間パルスを計数するダウンカウンタ回路と、上
    記ダウンカウンタ回路の動作期間に対応したパルスを形
    成するディジタル回路とを含み、上記ディジタル入力信
    号に対応したパルス幅変調信号を得ることを特徴とする
    信号変換回路。
28. 【請求項２８】　　上記ディジタル信号の最大値に対応
    した一定の周期は、上記基準時間パルスを受けてディジ
    タル入力信号に対応した計数動作を行うアップカウンタ
    回路により形成されるものであることを特徴とする請求
    項２７の信号変換回路。
29. 【請求項２９】　　上記パルス幅変調信号は、抵抗とキ
    ャパシタからなるロウパスフィルタに入力されてアナロ
    グ信号に変換されるものであることを特徴とする請求項
    ２６、請求項２７又は請求項２８の信号変換回路。