JPH04234134A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

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JPH04234134A
JPH04234134A JP3221441A JP22144191A JPH04234134A JP H04234134 A JPH04234134 A JP H04234134A JP 3221441 A JP3221441 A JP 3221441A JP 22144191 A JP22144191 A JP 22144191A JP H04234134 A JPH04234134 A JP H04234134A
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JP
Japan
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layer
relatively
gate
polysilicon layer
thin
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JP3221441A
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Udayanath Mitra
ウダイアナス　ミトラ
Mahalingam Venkatesan
マハリンガム　ベンカテサン
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L29/78621—
    • H01L29/78675—
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【従来の技術】本発明は逆方向バイアス条件下において
低い逆漏れ電流を示すポリシリコン薄膜トランジスタ　
（ＴＦＴ）を製造する方法に関する。また、本発明は使
用する二次加工温度が一般に入手しうるガラス基板に用
いるのに十分に低い、漏れ電流の低い高性能のポリシリ
コン薄膜トランジスタの製造に関する。
【０００２】
【背景技術】米国特許第４，８４３，４４３　号明細書
　（オブシンスキー氏ら）　に記載されているように、
薄膜電界効果形トランジスタは液晶表示器および高密度
記憶装置に用いられるような電子マトリックス配列に特
に、有利であることが確かめられている。かかるトラン
ジスタを、特に映写テレビジョン　　システムについて
の液晶表示器に用いる場合には、これらトランジスタの
漏れ電流を最小にすることが重要である。米国特許第４
，９０４，０５６　号明細書には、漏れ電流が液晶マト
リックスに用いる液晶コンデサに蓄積された電圧を変化
させ、その結果として表示性能を低下することが記載さ
れている。
【０００３】米国特許第４，７５２，８１４　号明細書
には、高電圧非晶質シリコン　　薄膜トランジスタ、お
よびエレクトログラフィック針を駆動するのに用いられ
る非晶質シリコントランジスタ　　スイッチに用いるた
めにドレイン電極から側方に配置されたゲートおよびソ
ース電極の使用について記載されている。この点に関し
て、トランジスタの逆電流流れは、トランジスタの絶縁
破壊および針の中断作用を防止するために、最小にする
必要がある。
【０００４】一般に、ポリシリコン薄膜トランジスタの
製造には１０００℃のように高い温度の使用が要求され
る。 この結果、高価な石英基板の使用が要求されている。
【０００５】ガラス基板を用いることのできる　６５０
℃以下の温度で作られた薄膜トランジスタについてはＨ
．オシマおよびＳ．モロズミ氏によって報告されている
（ＩＥＤＭ　　ｐｒｏｃｅｅｄｉｎｇ　，　Ｗａｓｈｉ
ｎｇｔｏｎ　，　１９８９　，ページ１５７　）。 これらのデバイスの特性は、高温度で作られた薄膜トラ
ンジスタと比較した場合に、非常に悪いことが確かめら
れている。更に、これらの低温で作られたトランジスタ
は比較的に高い漏れ電流を示すことが確かめられている
。
【０００６】米国特許第４，８５１，３６３　号明細書
（トロクセル氏ら）には、約　８００℃の焼もどし点　
（ａｎｎｅａｌｉｎｇ　ｐｏｉｎｔｓ）　を有するアル
ミノ珪酸塩ガラスについてのポリシリコン薄膜トランジ
スタについて記載されている。また、この米国特許の方
法により作られたトランジスタは漏れ電流を減少するこ
とについて試みられていない。また、方法の１段階にお
いて、少なくとも　８００℃の温度が用いられており、
多くの一般に入手しうるガラスを用いることができるよ
り高い温度が使用されている。
【０００７】欧州特許第０１２９０３７　号明細書（マ
ルヒ氏ら）には、水素プラズマ処理を用いて薄膜トラン
ジスタにおける漏れ電流を減少する方法が記載されてい
る。この技術は漏れ電流を減少することができるけれど
も、特に低温度で作られたデバイスの場合より、より著
しく低くする必要がある。なぜならば、低温での製造は
高い電界と多くの漏れ電流を生ずる鋭い（よく拡散しな
い）接合を形成するためである。
【０００８】
【発明の開示】本発明の主目的は漏れ電流を少なくした
薄膜トランジスタの製造方法を提供することである。本
発明の他の目的は漏れ電流を減少し、および　６５０℃
を有意に越さない焼なまし点を有する安価で、かつ一般
に入手しうるガラス基板を用いる薄膜トランジスタの製
造方法を提供することである。
【０００９】本発明の第１の観点によると、減少した逆
漏れ電流を示し、かつ半導体基板を用いる薄膜トランジ
スタを製造することであり、この方法は比較的に厚い酸
化珪素層を半導体基板に化学蒸着により堆積し、比較的
に薄いポリシリコン層を上記比較的に厚い酸化珪素層に
　５２０〜５７０　℃の温度で堆積し、比較的に薄いポ
リシリコン層を窒素雰囲気において　６５０℃以下の温
度で焼なまししてこのポリシリコン層に大きい粒子を形
成し、薄膜ポリシリコン層を腐食することにより島を形
成し、薄いゲート酸化物層を少なくとも１つの島に形成
し、比較的に厚いドープされたポリシリコン層をゲート
酸化物層に堆積し、ゲート酸化物層の横方に隣接する露
出区域および下側ポリシリコン島を有する比較的に多く
ドープされた比較的に厚いポリシリコン層からゲートを
形成し、ゲートに横方に隣接するポリシリコン島の形成
した露出区域の部分を少なくドープして少なくドープさ
れたソースおよびドレイン区域を形成し、薄い酸化珪素
層をゲートおよび少なくドープされたソースおよびドレ
イン区域に堆積し、少なくドープされたソースおよびド
レイン区域に横方に隣接するポリシリコン層の露出区域
を比較的に多くドープして比較的に多くドープされたソ
ースおよびドレイン区域を形成し、ソースおよびドレイ
ン区域を　６００〜７５０　℃の温度で焼なましし、次
いで形成したデバイスを水素プラズマによって約　４０
０℃以下の温度で水素化する各段階を含んでいる。
【００１０】本発明の他の観点によると、約　６５０℃
以下の焼なまし点を有するガラス基板を用いる本発明の
この観点において、次の付加段階；すなわち、薄いアル
カリ不活性無機材料層をガラス基板に、最初の比較的に
厚い酸化珪素層を堆積する前に、堆積する段階を用いる
。この付加段階は　６５０℃以下の温度で行う。
【００１１】
【実施例】図１ａ，　１ｂおよび１ｃは本発明による薄
膜トランジスタの製造に用いる二三の段階において形成
された構造の断面を示しているが、一定尺度で示してい
ない。図２は本発明の薄膜トランジスタのゲート電圧と
ドレインまたは漏れ電流との関係のグラフを示している
。
【００１２】基板がガラスである場合には、基板は　６
５０℃以上の焼なまし点を有するのが好ましい。しかし
ながら、他のガラス基板を用いることができる。
【００１３】ガラス基板を用いて薄膜トランジスタを製
造する本発明の方法は、先づ薄いアルカリ不活性無機材
料層をガラス基板に堆積するのが好ましい。このアルカ
リ無機材料としては窒化珪素を例示することができる。 しかしながら、他のアルカリ不活性無機材料、例えばオ
キシ窒化珪素を用いることができる。アルカリ不活性無
機材料層の厚さは約　８００〜１２００Åが好ましい。 次いで、比較的に厚い酸化珪素層をアルカリ不活性無機
材料層に化学蒸着によって堆積する。次いで、比較的薄
いポリシリコン層を酸化珪素層に　５２０〜５７０　℃
の温度で堆積する。次いで、この薄いポリシリコン層を
窒素雰囲気中　６５０℃以下の温度　（好ましくは　５
８０〜６２０　℃の温度）で焼なましする。
【００１４】次いで、このポリシリコン層の選定部分を
腐食により除去してこのポリシリコン層に所望とする島
を形成し、酸化珪素層の選定区域を露出する。次いで薄
いゲート酸化物層をこれらの島に、この島を高圧下　６
５０℃以下の温度で酸化することによって形成する。５
５０　〜６５０　℃の温度範囲および５〜５０気圧の圧
力を用いるのが好ましい。次いで、ゲートをゲート酸化
物層に形成する。この場合、多くドープされたポリシリ
コン層をゲート酸化物層に堆積し、この比較的に多くド
ープされたポリシリコン層の部分を腐食してゲートを形
成する。ｐまたはｎドープ剤はゲートに僅かに隣接する
ポリシリコンの島の区域に注入して少なくドープされた
ソースおよびドレイン区域を形成する。
【００１５】次いで、薄い酸化珪素層（好ましくは　５
００〜５０，０００Å）をゲートおよび隣接するドープ
されたソースおよびドレイン区域に化学蒸着によって設
ける。次いで、比較的に少なくドープされたソースおよ
びドレイン区域に隣接するシリコン層にｐまたはｎドー
プ剤を多く注入し、６５０　℃以下の温度で焼なましす
る。次いで、形成したデバイスを水素プラズマによって
約　４５０℃以下の温度で水素化する。水素化は２００
　〜４５０℃の温度で行うのが好ましい。
【００１６】比較的に少なくドープされたソースおよび
ドレイン区域には、０〜５×１０１３原子／ｃｍ２　の
注入量　（ｉｍｐｌａｎｔ　ｄｏｓｅ）　を与え、また
比較的に多くドープされたソースおよびドレイン区域に
は５×１０１３〜５×１０１５原子／ｃｍ２　の注入量
を与えることができる。多くドープされたゲートにおけ
るドーピング濃度は１０１９〜１０２１原子／ｃｍ２　
にすることができる。
【００１７】ドープ剤として、ＢＦ２　源を用いること
ができるが、しかしながら他の可能なドーピング源、例
えばＢ，Ｐを用いることができる。ドーピングはイオン
注入によって行うことができる。
【００１８】比較的に厚い酸化珪素層は　１５，０００
　〜２５，０００Åの厚さを有し、比較的に薄いポリシ
リコン層は　８００〜１７００Åの厚さを有し、および
比較的に薄い酸化珪素層は約８００　〜１２００Åの厚
さを有するのが好ましい。比較的に厚いポリシリコン層
は４０００〜７０００Åの厚さを有するのが好ましい。 基板が石英または半導体のようにアルカリを比較的に含
んでいない場合には、アルカリ不活性無機材料層および
比較的に厚い酸化珪素層を省くことができる。次いで、
比較的に薄いポリシリコン層を基板に直接に堆積するこ
とができる。
【００１９】実施例１ 清浄にしたガラス　　ウエハー１に、約１５００Å厚さ
の窒化珪素層２を　ＬＰＣＶＤプロセスによって堆積し
た。次に、２ミクロン厚さの最初の比較的に厚い酸化珪
素層３を窒化珪素層に　ＬＰＣＶＤプロセスによって堆
積した。次いで、比較的に薄いポリシリコン層４を比較
的に厚い酸化珪素層３に　ＬＰＣＶＤプロセスによって
堆積した。次いで、ポリシリコン層４を窒素雰囲気中、
約　６００℃の温度で約４８時間にわたって焼なました
。
【００２０】次いで、ポリシリコン層４を所望パターン
に従って腐食してポリシリコン層から島５を形成すると
共に、酸化珪素層３の露出部分を残留させた。
【００２１】次いで、約１０００Å厚さの薄いゲート酸
化物層６を島５に形成した。次いで、約５０００Å厚さ
の比較的に厚いポリシリコン層７をゲート酸化物層６に
堆積した。次いで、比較的に厚いポリシリコン層７を二
弗化硼素注入剤で多く注入した。得られたドープ剤濃度
は約１０２０〜１０２１原子／ｃｍ２　であった。
【００２２】次いで、多くドープされたポリシリコン層
７の部分を反応性イオン腐食によって除去し、これによ
ってゲート８およびゲート酸化物層６および下側の比較
的に薄いポリシリコン層５の露出部分を形成した。次い
で、ゲート８に横方に隣接する少なくドープされたソー
スおよびドレイン区域９および１０をポリシリコン層５
に、二弗化硼素注入剤を用いて形成した。この場合、約
１０１２〜１０１３原子／ｃｍ２　の二弗化硼素　（Ｂ
Ｆ２　＋）を与えた。
【００２３】次いで、約３０００Å厚さの比較的に薄い
酸化珪素層１１をゲート８、および少なく注入したソー
スおよびドレイン区域９および１０上に設けた。比較的
に多くドープされたソースおよびドレイン区域１２およ
び１３を、少なくドープされたソースおよびドレイン区
域に横方に隣接するポリシリコン層の区域に、硼素を１
０１５原子／ｃｍ２　の注入量で注入することによって
形成した。
【００２４】酸化物層１１は注入マスクとして作用し、
ゲートに隣接する少なくドープされた区域９およ１０を
多量注入中、多くドープされないようにする。次いで、
ソースおよびドレイン区域を窒素中、約　６５０℃の温
度で約１０時間にわたって焼なましした。次いで、層を
水素プラズマを用いて水素化した。水素化は上記欧州特
許第０１２９０３７　号明細書に記載されている方法に
よって行った。約　３００℃の温度で１２０　分間にわ
たり１００　ミリリットル（ｍ　ｔｏｒｒ）の分子水素
の分圧におけるプラズマ放電における焼なましを用いた
。
【００２５】実施例２ 本例では、石英基板を用い、最初の比較的に厚い酸化珪
素層を基板に直接堆積し、および薄い無機材料層を省い
た以外は、実施例１に記載すると同様に処理して薄膜ト
ランジスタを作った。実施例２によって作った薄膜トラ
ンジスタのゲート電圧およびドレインまたは漏れ電流を
図２のグラフに示す。
【００２６】このグラフにおいて、ゲート電圧（ＶＧ）
を横軸に示し、ドレインまたは漏れ電流（ＩＤ）を縦軸
に示している。
【００２７】従来の方法によって作った薄膜トランジス
タと比べて、実施例２の方法により作った薄膜トランジ
スタの漏れ電流特性を次の表に示す：
【００２８】
【表１】
【００２９】表に示す例において、漏れ電流値はゲート
幅のミクロン当りのピコアンペアで示している。表に示
すすべての例において、ソース対ドレイン電圧を５ボル
トにした。表に示す「オフセット」は最小漏れ電流点か
らのものである。
【図面の簡単な説明】
【図１】（ａ）は本発明による薄膜トランジスタの製造
に用いる二三の段階で形成されたトランジスタ構造の断
面図である。 （ｂ）は本発明による薄膜トランジスタの製造に用いる
二三の段階で形成されたトランジスタ構造の断面図であ
る。 （ｃ）は本発明による薄膜トランジスタの製造に用いる
二三の段階で形成されたトランジスタ構造の断面図であ
る。
【図２】本発明による薄膜トランジスタのゲート電圧と
ドレインまたは漏れ電流との関係のグラフである。
【符号の説明】
１　　ガラス　　ウエハー ２　　窒化珪素層 ３　　最初の比較的に厚い酸化珪素層 ４　　比較的に薄いポリシリコン層 ５　　島 ６　　薄いゲート酸化物層 ７　　比較的に厚いポリシリコン層 ８　　ゲート ９，１０　　少なくドープされたソースおよびドレイン
区域１１　　比較的に薄い酸化珪素層 １２，　１３　　比較的に多くドープされたソースおよ
びドレイン区域

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】　　（ａ）　薄いアルカリ不活性無機材料
    層を　６５０℃以下の焼きなまし点を有するガラス基板
    に堆積し；（ｂ）　最初の比較的に厚い酸化珪素層を無
    機材料層に化学蒸着によって堆積し； （ｃ）　比較的に薄い非晶質シリコン層を最初の酸化珪
    素層に　５２０〜５７０　℃の温度で堆積し　；（ｄ）
    　前記薄い非晶質シリコン層を窒素雰囲気中　６５０℃
    以下の温度で焼きなましして大きい粒子のポリシリコン
    層を形成し　； （ｅ）　前記比較的に薄いポリシリコン層を腐食して前
    記ポリシリコン層の部分を除去し、および前記最初の酸
    化珪素層の選定区域を露出し、および前記ポリシリコン
    層に島を形成し； （ｆ）　少なくとも１つの前記島を高圧下　６５０℃以
    下の温度で酸化して薄いゲート酸化物層をポリシリコン
    の前記島に形成し　； （ｇ）　比較的に厚い多くドープされたポリシリコン層
    を前記ゲート酸化物層に堆積し、および前記多くドープ
    されたポリシリコン層の部分を腐食除去してゲートを形
    成し； （ｈ）　ｐまたはｎドープ剤を、前記ゲートに横方に隣
    接する前記ポリシリコン島の区域に比較的少なく注入し
    て少なくドープされたソースおよびドレイン区域を形成
    し；（ｉ）　化学蒸着により、第２の比較的に薄い酸化
    珪素層を前記ゲートに、および隣接する少なくドープさ
    れたソースおよびドレイン区域に設け； （ｊ）　前記比較的に少なくドープされたソースおよび
    ドレイン区域に隣接する前記第１シリコン層の区域を比
    較的に多くドープし； （ｋ）　前記ソースおよびドレイン区域を　６５０℃以
    下の温度で焼もどしし；および （ｌ）　形成したデバイスを水素プラズマにより　２０
    ０〜４００　℃の温度で水素化する各段階からなること
    を特徴とする低い漏れ電流を有する薄膜トランジスタの
    低温製造方法。
  2. 【請求項２】　　アルカリ不活性無機材料を窒化珪素と
    する請求項１記載の方法。
  3. 【請求項３】　　基板が約　５５０〜６５０　℃の焼も
    どし点を有する請求項２記載の方法。
  4. 【請求項４】　　前記比較的に厚いポリシリコン層を　
    ５８０〜６２０　℃の温度で焼もどす請求項３記載の方
    法。
  5. 【請求項５】　　島を５〜５０気圧の圧力下　５５０〜
    ６５０　℃で加熱することによって、ゲート酸化物層を
    形成する請求項４記載の方法。
  6. 【請求項６】　　（ａ）　最初の比較的に厚い酸化珪素
    層を半導体基板に形成し； （ｂ）　比較的に薄いポリシリコン層を前記最初の酸化
    珪素層に　６５０℃以下の温度で堆積し；　（ｃ）　前
    記比較的に薄いポリシリコン層を窒素雰囲気中で焼もど
    しし　； （ｄ）　前記比較的に薄いポリシリコン層の選定部分を
    腐食により除去して前記最初の酸化珪素層の選定部分を
    露出し、および島を前記比較的に薄いポシリコン層に形
    成し； （ｅ）　少なくとも１つの前記島を高圧下約　６５０℃
    以下の温度で酸化して薄いゲート酸化物層を前記比較的
    に薄いポリシリコン層の前記島に形成し　； （ｆ）　第２の比較的に厚いポリシリコン層を前記ゲー
    ト酸化物層に堆積し； （ｇ）　前記第２ポリシリコン層を多くドープし、反応
    性イオン腐食によって形成するドープされた第２ポリシ
    リコン層の部分を腐食除去してゲートを形成し；（ｈ）
    　前記ゲートに横方に隣接する前記ポシリコン層の前記
    島の形成する露出区域を比較的に少なくドープして少な
    くドープされたソースおよびドレイン区域を形成し；（
    ｉ）　比較的に薄い酸化珪素層を前記ゲートに、および
    前記隣接する少なくドープされたソースおよびドレイン
    区域に設け； （ｊ）　前記少なくドープされたソースおよびドレイン
    区域に隣接する前記ポリシリコン層の前記島の露出区域
    を比較的に多くドープして比較的に多くドープされたソ
    ースおよびドレイン区域を形成し； （ｋ）　前記ソースおよびドレイン区域を　６００〜７
    ５０　℃の温度で焼もどしし；および （ｌ）　形成したデバイスを水素プラズマによって約　
    ４００℃以下の温度で水素化する各段階からなることを
    特徴とする減少した逆漏れ電流を示す薄膜トランジスタ
    の製造方法。
  7. 【請求項７】　　前記島の前記高圧酸化を５〜５０気圧
    下　５５０〜６５０　℃の温度で行う請求項６記載の方
    法。
  8. 【請求項８】　　デバイスを　２００〜４５０　℃で水
    素化する請求項７記載の方法。
  9. 【請求項９】　　第２ポリシリコン層をＢＦ３　でドー
    プする請求項８記載の方法。
  10. 【請求項１０】　　前記第１ポリシリコン層は約　５０
    ０〜１５００Åの厚さを有し、および第２ポリシリコン
    層は約４０００〜７０００Åの厚さを有する請求項８記
    載の方法。
  11. 【請求項１１】　　最初の比較的に厚い酸化珪素層を化
    学蒸着により堆積す請求項１記載の方法。
  12. 【請求項１２】　　最初の比較的に厚い酸化珪素層を化
    学蒸着により堆積する請求項２記載の方法。
  13. 【請求項１３】　　薄い窒化珪素層は　８００〜１２０
    ０Åの厚さを有し、および比較的に厚い酸化珪素層は　
    １７，０００　〜２３，０００Åの厚さを有する請求項
    ５記載の方法。
  14. 【請求項１４】　　（ａ）　６５０　℃以上の焼もどし
    点を有するガラス基板； （ｂ）　前記基板に堆積した比較的に薄いアルカリ不活
    性無機材料層　； （ｃ）　前記アルカリ不活性無機材料に堆積した最初の
    比較的に厚い酸化珪素層　； （ｄ）　前記最初の比較的に厚い酸化珪素層に堆積した
    第１の比較的に薄いポリシリコン層； （ｅ）　前記第１の比較的に薄いポリシリコン層に堆積
    した比較的に薄いゲート酸化物層； （ｆ）　比較的に多くドープされた区域により設けたゲ
    ート　； （ｇ）　前記ゲート酸化物層の表面の部分に設けた第２
    の比較的に厚いポリシリコン層； （ｈ）　前記ゲートに横方に隣接する前記第１の比較的
    に薄いポリシリコン層の部分に設けた比較的に多くドー
    プされたソースおよびドレイン区域； （ｉ）　前記ゲートに、および前記少なくドープされた
    ソースおよびドレイン区域に設けた比較的に薄い酸化珪
    素層；および （ｊ）　前記比較的に少なくドープされたソースおよび
    ドレイン区域に横方に隣接する前記第１の比較的に薄い
    ポリシリコン層の部分に設けた比較的に多くドープされ
    たソースおよびドレイン区域からなり、前記ソースおよ
    びドレイン区域を焼もどししたことからなることを特徴
    とする逆バイアスの際に低い漏れ電流を示す薄膜トラン
    ジスタ。
  15. 【請求項１５】　　アルカリ不活性無機材料を窒化珪素
    とする請求項１４記載の薄膜トランジスタ。
JP3221441A 1990-09-04 1991-09-02 薄膜トランジスタおよびその製造方法 Pending JPH04234134A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/578,106 US5112764A (en) 1990-09-04 1990-09-04 Method for the fabrication of low leakage polysilicon thin film transistors
US07/578106 1990-09-04

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