JPH0419565B2 - - Google Patents
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- Publication number
- JPH0419565B2 JPH0419565B2 JP60287050A JP28705085A JPH0419565B2 JP H0419565 B2 JPH0419565 B2 JP H0419565B2 JP 60287050 A JP60287050 A JP 60287050A JP 28705085 A JP28705085 A JP 28705085A JP H0419565 B2 JPH0419565 B2 JP H0419565B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- reset
- master
- signal
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 8
- 238000012790 confirmation Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
マイクロプロセツサシステムにおいて、システ
ムリセツトを行なう際、マスタがメモリにアクセ
ス中であると、それがシステムリセツトによつて
強制的に中断させられる結果、メモリ内容を破壊
することがあるので、従来、メモリアクセスの終
了タイミングに同期させてシステム内各部へのリ
セツト信号を送出する方式が採られていたが、こ
の方式においては、ホルト（ＨＡＬＴ）状態の場
合などで、メモリアクセスするマスタが存在しな
いときにはリセツト信号が発出されないと言う欠
点があつた。本発明はこのような従来の欠点を解
決するため、システムリセツトが指示されたと
き、バス調停回路に対してバス要求信号を発出
し、これが受け付けられてバス使用許可信号を受
けたときシステム内各部にリセツト信号を送出す
ることにより、メモリ内容を破壊すること無く、
また、如何なる条件下でも確実にシステムリセツ
トの行なえる制御方式を開示している。
ムリセツトを行なう際、マスタがメモリにアクセ
ス中であると、それがシステムリセツトによつて
強制的に中断させられる結果、メモリ内容を破壊
することがあるので、従来、メモリアクセスの終
了タイミングに同期させてシステム内各部へのリ
セツト信号を送出する方式が採られていたが、こ
の方式においては、ホルト（ＨＡＬＴ）状態の場
合などで、メモリアクセスするマスタが存在しな
いときにはリセツト信号が発出されないと言う欠
点があつた。本発明はこのような従来の欠点を解
決するため、システムリセツトが指示されたと
き、バス調停回路に対してバス要求信号を発出
し、これが受け付けられてバス使用許可信号を受
けたときシステム内各部にリセツト信号を送出す
ることにより、メモリ内容を破壊すること無く、
また、如何なる条件下でも確実にシステムリセツ
トの行なえる制御方式を開示している。
本発明はマイクロプロセツサシステムにおける
システムリセツトの制御に関するものであつて、
特にリセツト時メモリアクセス中のマスタが存在
しても、メモリ内容を破壊すること無く、また、
メモリアクセス中のマスタが無かつたり、マスタ
がボルト（ＨＡＬＴ）中であつても確実にシステ
ムリセツトの行なえる制御方式に係る。
システムリセツトの制御に関するものであつて、
特にリセツト時メモリアクセス中のマスタが存在
しても、メモリ内容を破壊すること無く、また、
メモリアクセス中のマスタが無かつたり、マスタ
がボルト（ＨＡＬＴ）中であつても確実にシステ
ムリセツトの行なえる制御方式に係る。
マイクロプロセツサシステムにおいて、システ
ムリセツトスイツチが押下されたとき、直ちに各
部をリセツトするとメモリの内容が破壊されるこ
とがある。
ムリセツトスイツチが押下されたとき、直ちに各
部をリセツトするとメモリの内容が破壊されるこ
とがある。
すなわち、システムリセツトはシステム内各部
の動作とは非同期的に発生するから、偶々そのと
きマスタがメモリアクセス中であると該マスタが
強制的にリセツトされる結果メモリアクセスが中
断されてメモリ内容が破壊される可能性を生ず
る。
の動作とは非同期的に発生するから、偶々そのと
きマスタがメモリアクセス中であると該マスタが
強制的にリセツトされる結果メモリアクセスが中
断されてメモリ内容が破壊される可能性を生ず
る。
そのため、従来、システムリセツトスイツチが
押下されても直ちにシステム内各部のリセツトを
行なうことなく、現在実行中のメモリへのアクセ
スが終了したとき、これと同一タイミングで各部
へリセツト信号を発出する方式が採られるのが一
般的であつた。
押下されても直ちにシステム内各部のリセツトを
行なうことなく、現在実行中のメモリへのアクセ
スが終了したとき、これと同一タイミングで各部
へリセツト信号を発出する方式が採られるのが一
般的であつた。
上述したように、従来の制御方式においては、
システムリセツト信号をメモリへのアクセス終了
に同期させて発出するようにしているからホルト
(ＨＡＬＴ)状態などのため、メモリにアクセスす
るマスタが存在しないときには、リセツト信号が
出力されないと言う欠点があつた。
システムリセツト信号をメモリへのアクセス終了
に同期させて発出するようにしているからホルト
(ＨＡＬＴ)状態などのため、メモリにアクセスす
るマスタが存在しないときには、リセツト信号が
出力されないと言う欠点があつた。
本発明は、このような従来の欠点に鑑み、バス
調停回路を備えたマイクロプロセツサシステムに
おける、システムリセツトを、メモリ内容を破壊
すること無く、また、マスタからのメモリアクセ
スに係わらず確実に行なえる制御方式を提供する
ことを目的としている。
調停回路を備えたマイクロプロセツサシステムに
おける、システムリセツトを、メモリ内容を破壊
すること無く、また、マスタからのメモリアクセ
スに係わらず確実に行なえる制御方式を提供する
ことを目的としている。
本発明によれば、上記目的は特許請求の範囲に
記載のとおり、メモリアクセスに係るマスタから
のバスの使用要求を調整する回路であつて複数の
マスタから同時にバスの使用要求がある場合には
最も優先度の高いマスタにバスの使用許可を与え
る如く制御するバス調停回路を備え、一方、マス
タはバス使用中はバス使用許可確認信号を送出し
続ける如く構成されたシステムにおいて、システ
ムリセツトが指示されたとき、前記バス調停回路
に対して最も高い優先度のバスの使用要求を行な
う手段と、該バスの使用要求が受け付けられてバ
スの使用が許可されバスに使用が可能となつたと
きバス使用許可確認信号とシステム内各部に対す
るリセツト信号を送出する手段を設けたことを特
徴とするシステムリセツト制御方式により達成さ
れる。
記載のとおり、メモリアクセスに係るマスタから
のバスの使用要求を調整する回路であつて複数の
マスタから同時にバスの使用要求がある場合には
最も優先度の高いマスタにバスの使用許可を与え
る如く制御するバス調停回路を備え、一方、マス
タはバス使用中はバス使用許可確認信号を送出し
続ける如く構成されたシステムにおいて、システ
ムリセツトが指示されたとき、前記バス調停回路
に対して最も高い優先度のバスの使用要求を行な
う手段と、該バスの使用要求が受け付けられてバ
スの使用が許可されバスに使用が可能となつたと
きバス使用許可確認信号とシステム内各部に対す
るリセツト信号を送出する手段を設けたことを特
徴とするシステムリセツト制御方式により達成さ
れる。
上述の手段において、システムリセツトが指示
されたとき、バス調停回路に対して、最も高い優
先度のバスの使用要求を行なうと、バス調停回路
は現在メモリにアクセス中のマスタが無ければ直
ちに、また、メモリにアクセス中のマスタが有れ
ば、そのメモリアクセスが終了した時点で、前記
バスの使用要求に対してバスの使用許可を与え
る。このとき、バス使用許可信号を発出すると共
にリセツト信号を送出して各部をリセツトする。
されたとき、バス調停回路に対して、最も高い優
先度のバスの使用要求を行なうと、バス調停回路
は現在メモリにアクセス中のマスタが無ければ直
ちに、また、メモリにアクセス中のマスタが有れ
ば、そのメモリアクセスが終了した時点で、前記
バスの使用要求に対してバスの使用許可を与え
る。このとき、バス使用許可信号を発出すると共
にリセツト信号を送出して各部をリセツトする。
すなわち、外部からのリセツト信号を受けて、
これによりシステム内各部をリセツトする回路は
あたかも、一種のマスタ（バス使用の優先度が最
も高い）の如くバス調停回路に対してバスの使用
要求を行なうものであり、この要求が受けつけら
れてバス調停回路からバスの使用許可が出たとき
内部的なリセット信号を各部に送出する如く制御
しているから、システムリセツトによつてメモリ
アクセスが強制的に中断されると言う不都合を生
ずることはない。
これによりシステム内各部をリセツトする回路は
あたかも、一種のマスタ（バス使用の優先度が最
も高い）の如くバス調停回路に対してバスの使用
要求を行なうものであり、この要求が受けつけら
れてバス調停回路からバスの使用許可が出たとき
内部的なリセット信号を各部に送出する如く制御
しているから、システムリセツトによつてメモリ
アクセスが強制的に中断されると言う不都合を生
ずることはない。
第１図は本発明の一実施例を示すブロツク図で
あつて、１はリセツト制御回路、２はＣＰＵ、３
はバス調停回路、４はマスタ２，５はマスタ３，
６はメモリを表わしている。また、各信号につい
て説明すると、ＢＲはバス要求信号、ＢＲnはバス
要求信号n、ＢＧはバス使用許可信号、ＢＧnはバ
ス使用許可信号n、ＢＧＡＣＫはバス使用許可確認
信号、ASはアクセス信号、ＲＥＳＥＴはリセット信
号、ＲＳＴＳＷはリセツトスイツチ信号を表わして
いる。
あつて、１はリセツト制御回路、２はＣＰＵ、３
はバス調停回路、４はマスタ２，５はマスタ３，
６はメモリを表わしている。また、各信号につい
て説明すると、ＢＲはバス要求信号、ＢＲnはバス
要求信号n、ＢＧはバス使用許可信号、ＢＧnはバ
ス使用許可信号n、ＢＧＡＣＫはバス使用許可確認
信号、ASはアクセス信号、ＲＥＳＥＴはリセット信
号、ＲＳＴＳＷはリセツトスイツチ信号を表わして
いる。
第１図において、リセツトスイツチが押下され
たことにより、ＲＳＴＳＷ信号がリセツト制御回路
１に入力されると、該リセツト制御回路１はバス
調停回路３に対してバス要求信号ＢＲ７によつて
バスを要求する。
たことにより、ＲＳＴＳＷ信号がリセツト制御回路
１に入力されると、該リセツト制御回路１はバス
調停回路３に対してバス要求信号ＢＲ７によつて
バスを要求する。
ハス調停回路３は上記要求について、次のバス
サイクルを与えることを決定すると、その旨をバ
ス使用許可信号ＢＧ７によつてリセツト制御回路
１に通知する。
サイクルを与えることを決定すると、その旨をバ
ス使用許可信号ＢＧ７によつてリセツト制御回路
１に通知する。
リセツト制御回路１はバス使用許可信号ＢＧ７
を受け取ると、アクセス信号ＡＳがネゲートされ
ＢＧＡＣＫもネゲートされると、直ちにバス使用確
認信号ＢＧＡＣＫとリセツト信号ＲＥSETを出力す
る。これによつて各部がリセツトされシステムリ
セツトの動作が終了する。
を受け取ると、アクセス信号ＡＳがネゲートされ
ＢＧＡＣＫもネゲートされると、直ちにバス使用確
認信号ＢＧＡＣＫとリセツト信号ＲＥSETを出力す
る。これによつて各部がリセツトされシステムリ
セツトの動作が終了する。
第２図は本発明の実施例の動作の例を示すタイ
ムチヤートである。
ムチヤートである。
以上説明したように本発明の方式によれば、シ
ステムリセツトスイツチが押下される等によつ
て、システムのリセツトが指示されたとき、シス
テムリセツトを制御する回路が、あたかもマスタ
の如くメモリアクセスに係るバスの使用要求を行
ない、それが許可されて、バスが使用されていな
ければ直ちに、また、現在バスが使用されている
場合には、それが終了すると同時に、各部に対す
るリセツト信号を出力しているので、メモリアク
セスが強制的に中断されてメモリ内容が破壊され
るという不都合を生ずることが無く、またホルト
状態などのためメモリにアクセスするマスタが存
在しない場合であつても確実にシステムリセツト
が行なえる利点がある。
ステムリセツトスイツチが押下される等によつ
て、システムのリセツトが指示されたとき、シス
テムリセツトを制御する回路が、あたかもマスタ
の如くメモリアクセスに係るバスの使用要求を行
ない、それが許可されて、バスが使用されていな
ければ直ちに、また、現在バスが使用されている
場合には、それが終了すると同時に、各部に対す
るリセツト信号を出力しているので、メモリアク
セスが強制的に中断されてメモリ内容が破壊され
るという不都合を生ずることが無く、またホルト
状態などのためメモリにアクセスするマスタが存
在しない場合であつても確実にシステムリセツト
が行なえる利点がある。
第１図は本発明の１実施例を示すブロツク図、
第２図は本発明の実施例の動作の例を示すタイム
チヤートである。 １……リセツト制御回路、２……ＣＰＵ、３…
…バス調停回路、４……マスタ２、５……マスタ
３、６……メモリ。
第２図は本発明の実施例の動作の例を示すタイム
チヤートである。 １……リセツト制御回路、２……ＣＰＵ、３…
…バス調停回路、４……マスタ２、５……マスタ
３、６……メモリ。
Claims (1)
- １ メモリアクセスに係るマスタからのバスの使
用要求を調整する回路であつて複数のマスタから
同時にバスの使用要求がある場合には最も優先度
の高いマスタにバスの使用許可を与える如く制御
するバス調停回路を備え、一方、マスタはバス使
用中はバス使用許可確認信号を送出し続ける如く
構成されたシステムにおいて、システムリセット
が指示されたとき、前記バス調停回路に対して最
も高い優先度のバスの使用要求を行なう手段と、
該バスの使用要求が受け付けられてバスの使用が
許可されバスの使用が可能となつたときバス使用
許可確認信号とシステム内各部に対するリセツト
信号を送出する手段を設けたことを特徴とするシ
ステムリセツト制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60287050A JPS62145411A (ja) | 1985-12-20 | 1985-12-20 | システムリセツト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60287050A JPS62145411A (ja) | 1985-12-20 | 1985-12-20 | システムリセツト制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145411A JPS62145411A (ja) | 1987-06-29 |
| JPH0419565B2 true JPH0419565B2 (ja) | 1992-03-30 |
Family
ID=17712401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60287050A Granted JPS62145411A (ja) | 1985-12-20 | 1985-12-20 | システムリセツト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145411A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01154211A (ja) * | 1987-12-11 | 1989-06-16 | Hitachi Ltd | 処理装置初期設定方式 |
| JPH022733U (ja) * | 1988-06-13 | 1990-01-10 | ||
| JPH0374120A (ja) * | 1989-08-15 | 1991-03-28 | Takaoka Electric Mfg Co Ltd | ガス絶縁変電所設備 |
| JP5020623B2 (ja) * | 2006-12-22 | 2012-09-05 | 三星電子株式会社 | パワーオンシステムリセット回路 |
-
1985
- 1985-12-20 JP JP60287050A patent/JPS62145411A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145411A (ja) | 1987-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |