JPH02157950A - 共有メモリ制御装置 - Google Patents
共有メモリ制御装置Info
- Publication number
- JPH02157950A JPH02157950A JP31182888A JP31182888A JPH02157950A JP H02157950 A JPH02157950 A JP H02157950A JP 31182888 A JP31182888 A JP 31182888A JP 31182888 A JP31182888 A JP 31182888A JP H02157950 A JPH02157950 A JP H02157950A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- request signal
- use request
- arbiter
- user
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のメモリユーザから共有メモリに対し
て行われるメモリ使用要求を、予め定めた優先順位に従
ってアクセスする共有メモリ制御装置に関するものであ
る。
て行われるメモリ使用要求を、予め定めた優先順位に従
ってアクセスする共有メモリ制御装置に関するものであ
る。
第３図は従来の共有メモリ制御装置を示すブロック接続
図であり、図において、１はプロセッサやダイレクトメ
モリアクセス転送する入出力装置などからなるメモリユ
ーザ、２は複数のメモリユーザ１からのメモリ使用要求
を優先順位に従って調停するアービタ、３はメモリユー
ザ１の共有資源である共有メモリ、４は各メモリユーザ
１とアービタ２とを結ぶメモリ使用要求信号線、６はア
ービタ２と共有メモリ３とを結ぶ共有メモリ制御信号線
である。
図であり、図において、１はプロセッサやダイレクトメ
モリアクセス転送する入出力装置などからなるメモリユ
ーザ、２は複数のメモリユーザ１からのメモリ使用要求
を優先順位に従って調停するアービタ、３はメモリユー
ザ１の共有資源である共有メモリ、４は各メモリユーザ
１とアービタ２とを結ぶメモリ使用要求信号線、６はア
ービタ２と共有メモリ３とを結ぶ共有メモリ制御信号線
である。
次に動作について説明する。まず、いずれかのメモリユ
ーザ１からメモリ使用要求信号線４を通して出力される
メモリ使用要求信号は、アービタ２に入力される。その
メモリ使用要求信号が７−ビタ２によって検出され、か
つ選択されると、メモリユーザ１はアービタ２の制御の
もとで、共有メモリ３を使用することができるようにな
る。
ーザ１からメモリ使用要求信号線４を通して出力される
メモリ使用要求信号は、アービタ２に入力される。その
メモリ使用要求信号が７−ビタ２によって検出され、か
つ選択されると、メモリユーザ１はアービタ２の制御の
もとで、共有メモリ３を使用することができるようにな
る。
方、複数のメモリユーザ１から同時にメモリ使用要求信
号４が出された場合には、アービタ２は予め設定したメ
モリユーザ１の優先順位に従りて、共有メモリ３に対す
るアクセス権をメモリューザ１に与える。従って、高優
先順位のメモリユーザ１は、いつも直ちにサービスを受
けることができる。また、低優先順位のメモリユーザ１
は、共有メモリ３の使用状況によりては、サービスを受
けるまでに長時間待たされることがある。
号４が出された場合には、アービタ２は予め設定したメ
モリユーザ１の優先順位に従りて、共有メモリ３に対す
るアクセス権をメモリューザ１に与える。従って、高優
先順位のメモリユーザ１は、いつも直ちにサービスを受
けることができる。また、低優先順位のメモリユーザ１
は、共有メモリ３の使用状況によりては、サービスを受
けるまでに長時間待たされることがある。
従来の共有メモリ制御装置は以上のように構成されてい
るので、低優先順位のメモリユーザ１が直ちに共有メモ
リ３にアクセスする必要性が生じてもサービスを受ける
ことができず、これに対し、この制御の柔軟性を少しで
も補おうとすると、高速の共有メモリ３とアービタ２が
必要になるなどの問題点かありた。
るので、低優先順位のメモリユーザ１が直ちに共有メモ
リ３にアクセスする必要性が生じてもサービスを受ける
ことができず、これに対し、この制御の柔軟性を少しで
も補おうとすると、高速の共有メモリ３とアービタ２が
必要になるなどの問題点かありた。
この発明は上記のような問題点を解消するためになされ
たもので、メモリユーザがアービタに対して複数の優先
順位を持つことによりて、柔軟性のあるシステムを作る
ことができるとともに、高価な高速の共有メそす等の使
用を回避することができる共有メモリ制御装置を得るこ
とを目的とする。
たもので、メモリユーザがアービタに対して複数の優先
順位を持つことによりて、柔軟性のあるシステムを作る
ことができるとともに、高価な高速の共有メそす等の使
用を回避することができる共有メモリ制御装置を得るこ
とを目的とする。
この発明に係る共有メモリ制御装置は、共有メモリへの
アクセスを優先順位に従って競合を調停するアービタと
複数のメモリユーザとの間に、このアービタによって上
記優先順位を選定できるメモリ使用要求信号線を複数本
接続するようにしたものである。
アクセスを優先順位に従って競合を調停するアービタと
複数のメモリユーザとの間に、このアービタによって上
記優先順位を選定できるメモリ使用要求信号線を複数本
接続するようにしたものである。
この発明における共有メモリ制御装置は、各メモリユー
ザがア・−ビタに対して複数のメモリ使用要求信号線を
持つことによシ、上記アービタによってメモリユーザに
複数の優先順位を持たしめることができ、常時は低優先
順位にあるメモリユーザも必要時に優先的にサービスを
受けることができるようにする。
ザがア・−ビタに対して複数のメモリ使用要求信号線を
持つことによシ、上記アービタによってメモリユーザに
複数の優先順位を持たしめることができ、常時は低優先
順位にあるメモリユーザも必要時に優先的にサービスを
受けることができるようにする。
以下、この発明の一実施例を図について説明する。第１
図において１はメモリユーザ、２は複数のメモリユーザ
１からのメモリ使用要求が競合した場合に、優先順位に
従りてその競合を調停するアービタ、３はメモリユーザ
１の共有資源である共有メモリ、４は各メモリユーザ１
から１本ずつ出ているメモリ使用要求信号線で、アービ
タ２によシ所定の優先順位に設定されている。一方、５
は各メモリユーザ１から１本ずつ出ている他のメモリ使
用要求信号線で、アービタ２によシ上記とは異なる優先
順位で使用される。６はアービタ２と共有メモリ３とを
結ぶ共有メモリ制御信号線である。
図において１はメモリユーザ、２は複数のメモリユーザ
１からのメモリ使用要求が競合した場合に、優先順位に
従りてその競合を調停するアービタ、３はメモリユーザ
１の共有資源である共有メモリ、４は各メモリユーザ１
から１本ずつ出ているメモリ使用要求信号線で、アービ
タ２によシ所定の優先順位に設定されている。一方、５
は各メモリユーザ１から１本ずつ出ている他のメモリ使
用要求信号線で、アービタ２によシ上記とは異なる優先
順位で使用される。６はアービタ２と共有メモリ３とを
結ぶ共有メモリ制御信号線である。
次にこの実施例の動作を説明する。まず、メモリユーザ
１は、通常、メモリ使用要求信号を出力することにより
て、アービタ２に対して共有メモリ３使用の要求を出す
。この場合にはメモリユーザ１の優先順位に従りて、ア
ービタ２がいずれかのメモリ使用要求信号を選択する。
１は、通常、メモリ使用要求信号を出力することにより
て、アービタ２に対して共有メモリ３使用の要求を出す
。この場合にはメモリユーザ１の優先順位に従りて、ア
ービタ２がいずれかのメモリ使用要求信号を選択する。
しかしながら、例えば他の低優先順位のメモリユーザ１
が、直ちに共有メモリ３のサービスを受ける必要性が生
じた場合には、メモリ使用要求信号線４ではなく、より
優先度の高い他のメモリ使用要求信号線５を使用して、
メモリ使用要求信号をアービタ２に対して出力すること
によシ、直ちに共有メモリ３のサービスを受けることが
できる。逆に５高優先順位のメモリユーザ１が、即時性
の高いサービスを受ける必要性がなくなりた場合には、
よシ優先度の低い他のメモリ使用要求信号線５を用いる
ことで、優先順位の低い他のメモリユーザ１に対して、
よシ速いサービスを提供することができる。
が、直ちに共有メモリ３のサービスを受ける必要性が生
じた場合には、メモリ使用要求信号線４ではなく、より
優先度の高い他のメモリ使用要求信号線５を使用して、
メモリ使用要求信号をアービタ２に対して出力すること
によシ、直ちに共有メモリ３のサービスを受けることが
できる。逆に５高優先順位のメモリユーザ１が、即時性
の高いサービスを受ける必要性がなくなりた場合には、
よシ優先度の低い他のメモリ使用要求信号線５を用いる
ことで、優先順位の低い他のメモリユーザ１に対して、
よシ速いサービスを提供することができる。
なお、上記実施例ではメモリユーザ１は必ず１本の予備
のメモリ使用要求信号線５を有しているが、第２図に示
すように、メモリ使用要求信号線４のみを有するメモリ
ユーザ１や、メモリ使用要求信号線５を複数個有するメ
モリユーザ１が混在してもよい。
のメモリ使用要求信号線５を有しているが、第２図に示
すように、メモリ使用要求信号線４のみを有するメモリ
ユーザ１や、メモリ使用要求信号線５を複数個有するメ
モリユーザ１が混在してもよい。
また、上記実施例では共有メモリの場合について説明し
たが、あらゆる共有資源を利用するマルヂューザの場合
についても適用でき、上記実施例と同様の効果を奏する
。
たが、あらゆる共有資源を利用するマルヂューザの場合
についても適用でき、上記実施例と同様の効果を奏する
。
以上のように、この発明によればメモリユーザがアービ
タに対して複数の優先順位を持つことができる複数のメ
モリ使用要求信号線を設けるように構成したので、柔軟
性のある共有メモリ制御ができ、また、高価な高速メモ
リ等を使う必要性がなくなるものが得られる効果がある
。
タに対して複数の優先順位を持つことができる複数のメ
モリ使用要求信号線を設けるように構成したので、柔軟
性のある共有メモリ制御ができ、また、高価な高速メモ
リ等を使う必要性がなくなるものが得られる効果がある
。
第１図はこの発明の一実施例による共有メモリ制御装置
を示すブロック接続図、第２図はこの発明の他の実施例
を示す共有メモリ制御装置のブロック接続図、第３図は
従来の共有メモリ制御装置を示すブロック接続図である
。 １はメモリユーザ、２はアービタ、３は共有メモリ、４
．５はメモリ使用要求信号線、６は共有メモリ制御信号
線。 なお、図中、同一符号は同一、又は相当部分を示す。
を示すブロック接続図、第２図はこの発明の他の実施例
を示す共有メモリ制御装置のブロック接続図、第３図は
従来の共有メモリ制御装置を示すブロック接続図である
。 １はメモリユーザ、２はアービタ、３は共有メモリ、４
．５はメモリ使用要求信号線、６は共有メモリ制御信号
線。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 複数のメモリユーザと、これらのメモリユーザからの共
有メモリの使用要求を、優先順位に従って調停するアー
ビタとを備えた共有メモリ制御装置において、上記メモ
リユーザとアービタとの間に、このアービタによって上
記メモリユーザから複数の優先順位による上記共有メモ
リのアクセスを可能にする複数のメモリ使用要求信号線
を設けたことを特徴とする共有メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31182888A JPH02157950A (ja) | 1988-12-12 | 1988-12-12 | 共有メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31182888A JPH02157950A (ja) | 1988-12-12 | 1988-12-12 | 共有メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02157950A true JPH02157950A (ja) | 1990-06-18 |
Family
ID=18021890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31182888A Pending JPH02157950A (ja) | 1988-12-12 | 1988-12-12 | 共有メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02157950A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393786B1 (ko) * | 2000-12-29 | 2003-08-02 | 엘지전자 주식회사 | 하드웨어 스테이트 머신의 제어 방법 |
-
1988
- 1988-12-12 JP JP31182888A patent/JPH02157950A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393786B1 (ko) * | 2000-12-29 | 2003-08-02 | 엘지전자 주식회사 | 하드웨어 스테이트 머신의 제어 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5958031A (en) | Data transmitting/receiving device of a multiprocessor system and method therefor | |
| US5530903A (en) | System for reassigning a higher priority to an interrupted user by inhibiting the access of other users until the interrupted user has completed its task | |
| JPH056223B2 (ja) | ||
| US4959775A (en) | Bus regulating system | |
| JPH0433066B2 (ja) | ||
| KR920022112A (ko) | 퍼스널 컴퓨터 시스템 | |
| JPH02157950A (ja) | 共有メモリ制御装置 | |
| CA2145553A1 (en) | Multi-Processor System Including Priority Arbitrator for Arbitrating Request Issued from Processors | |
| JPS63231661A (ja) | 優先順位制御装置 | |
| JPS6155704B2 (ja) | ||
| JPH07114496A (ja) | 共有メモリ制御回路 | |
| JP2827301B2 (ja) | データ処理システムの階層バス制御装置 | |
| JPH01305461A (ja) | バス使用権制御方式 | |
| JPS6280753A (ja) | バス制御方式 | |
| KR960004690B1 (ko) | 메모리 아비트래이션장치 | |
| JPH03176754A (ja) | マルチプロセッサシステム | |
| KR940004926B1 (ko) | 버스 리퀘스트 방법 | |
| JPS6079455A (ja) | バス制御方式 | |
| JPH03137754A (ja) | 共有メモリのアクセス制御方式 | |
| JPH03252847A (ja) | システムバス調停方式 | |
| JPH02222058A (ja) | マルチプロセッサシステム | |
| JPH06161949A (ja) | 情報処理装置 | |
| JPH06161951A (ja) | バス制御方式 | |
| JPH04168557A (ja) | バス調停回路 | |
| JPH0553975A (ja) | バス制御装置 |