JPH0120457B2 - - Google Patents
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- Publication number
- JPH0120457B2 JPH0120457B2 JP24568584A JP24568584A JPH0120457B2 JP H0120457 B2 JPH0120457 B2 JP H0120457B2 JP 24568584 A JP24568584 A JP 24568584A JP 24568584 A JP24568584 A JP 24568584A JP H0120457 B2 JPH0120457 B2 JP H0120457B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- dma
- memory access
- direct memory
- local
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 241001390651 Micropus Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ダイレクトメモリアクセス（以下
DMAと略す）のパフオーマンス向上の為のバス
切換制御手段を備えたマイクロプロセツサ（以下
μPUと略す）装置に関するものである。
DMAと略す）のパフオーマンス向上の為のバス
切換制御手段を備えたマイクロプロセツサ（以下
μPUと略す）装置に関するものである。
（従来の技術）
従来、μPUと、これにバスを介して結合する
複数の入出力装置（以下Ｉ／Ｏと略す）と、各
Ｉ／Ｏ間でDMAを行うためのDMAコントロー
ラとを備えたマイクロプロセツサ装置において、
DMA時には、DMAマスターが内部バスを専有
するものと、内部バスを専有せずサイクルステイ
ール方式をとるものとがある。
複数の入出力装置（以下Ｉ／Ｏと略す）と、各
Ｉ／Ｏ間でDMAを行うためのDMAコントロー
ラとを備えたマイクロプロセツサ装置において、
DMA時には、DMAマスターが内部バスを専有
するものと、内部バスを専有せずサイクルステイ
ール方式をとるものとがある。
（発明が解決しようとする問題点）
しかしながら、DMA時にDMAマスターが内
部バスを専有するものは、μPUの処理パフオー
マンスが低下するという問題点があり、又、サイ
クルステイール方式をとるものは、DMAのパフ
オーマンスが低下するという問題点があつた。
部バスを専有するものは、μPUの処理パフオー
マンスが低下するという問題点があり、又、サイ
クルステイール方式をとるものは、DMAのパフ
オーマンスが低下するという問題点があつた。
本発明は、これらの問題点に鑑みてなされたも
ので、その目的は、簡単な構成で、DMAのパフ
オーマンスが向上できるバス切換手段を備えた
μP装置を実現することにある。
ので、その目的は、簡単な構成で、DMAのパフ
オーマンスが向上できるバス切換手段を備えた
μP装置を実現することにある。
（問題点を解決するための手段）
前記問題点を解決する本発明は、マイクロプロ
セツサと、このマイクロプロセツサに内部バスを
介して結合するバスコントロールレジスタと、前
記マイクロプロセツサに内部バス、ドライバ／レ
シーバ及びローカルバスを介して結合するダイレ
クトメモリアクセスを行う入出力装置と、前記ロ
ーカルバスに結合しダイレクトメモリアクセスを
制御するダイレクトメモリアクセスコントローラ
と、前記バスコントロールレジスタからの信号に
従つて前記ダイレクトメモリアクセスコントロー
ラにローカルバスのマスター権を許可する信号を
与えるローカルバスアビトレータと、前記マイク
ロプロセツサと前記ローカルバスアビトレータと
の間に設けられバス切換の制御を行うマスターコ
ントロール回路とを備え、ダイレクトメモリアク
セス時にのみ当該ダイレクトメモリアクセス処理
に必要な入出力装置が接続されるローカルバスを
前記内部バスから切離すようにしたことを特徴と
するものである。
セツサと、このマイクロプロセツサに内部バスを
介して結合するバスコントロールレジスタと、前
記マイクロプロセツサに内部バス、ドライバ／レ
シーバ及びローカルバスを介して結合するダイレ
クトメモリアクセスを行う入出力装置と、前記ロ
ーカルバスに結合しダイレクトメモリアクセスを
制御するダイレクトメモリアクセスコントローラ
と、前記バスコントロールレジスタからの信号に
従つて前記ダイレクトメモリアクセスコントロー
ラにローカルバスのマスター権を許可する信号を
与えるローカルバスアビトレータと、前記マイク
ロプロセツサと前記ローカルバスアビトレータと
の間に設けられバス切換の制御を行うマスターコ
ントロール回路とを備え、ダイレクトメモリアク
セス時にのみ当該ダイレクトメモリアクセス処理
に必要な入出力装置が接続されるローカルバスを
前記内部バスから切離すようにしたことを特徴と
するものである。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説
明する。
明する。
第１図は本発明装置の一実施例を示す構成ブロ
ツク図である。図において、１はμPU、２はこ
のμPU１に内部バス３を介して結合するバスコ
ントロールレジスタ、４１，４２は内部バス３、
ドライバ／レシーバ５１，５２及びローカルバス
６１，６２を介してμPU１に結合するＩ／Ｏで、
これらはDMAを行うことができるようになつて
いる。７１，７２はローカルバス６１，６２に結
合し、DMAを制御するDMAコントローラ、８
１，８２はバスコントロールレジスタ２からの信
号に従つてDMAコントローラ７１，７２にロー
カルバス６１，６２のマスター権を許可する信号
を与えるローカルバスアビトレータ
（LOCALBUS ARBITRATOR）、９はμPU１と
各ローカルバスアビトレータ８１，８２との間に
設けられ、バス切換の制御を行うマスターコント
ロール回路である。
ツク図である。図において、１はμPU、２はこ
のμPU１に内部バス３を介して結合するバスコ
ントロールレジスタ、４１，４２は内部バス３、
ドライバ／レシーバ５１，５２及びローカルバス
６１，６２を介してμPU１に結合するＩ／Ｏで、
これらはDMAを行うことができるようになつて
いる。７１，７２はローカルバス６１，６２に結
合し、DMAを制御するDMAコントローラ、８
１，８２はバスコントロールレジスタ２からの信
号に従つてDMAコントローラ７１，７２にロー
カルバス６１，６２のマスター権を許可する信号
を与えるローカルバスアビトレータ
（LOCALBUS ARBITRATOR）、９はμPU１と
各ローカルバスアビトレータ８１，８２との間に
設けられ、バス切換の制御を行うマスターコント
ロール回路である。
このように構成した装置の動作を第２図を参照
しながら説明する。ここでは、バスの切離し後、
DMAを行う場合を例示する。
しながら説明する。ここでは、バスの切離し後、
DMAを行う場合を例示する。
はじめに、μPU１は、DMAを行うＩ／Ｏ、
DMAコントローラ等に、DMAの起動をした後、
内部バス３を介してバスコントロールレジスタ２
に対して、バス切離しの為のコマンドを設定する
（ステツプ１）。このコマンドを受取つたバスコン
トロールレジスタ２は、バスの切離し処理を行う
為の起動（OFF COM）をローカルバスアビト
レータ８１（８２）に与える（ステツプ２）。起
動が与えられたローカルバスアビトレータは、バ
スの切離し処理を行う前に、内部バス３のバス権
を得るためにマスターコントロール回路９に対し
てバス権の要求（BREQ）を行う（ステツプ３）。
マスターコントロール回路９は、個々のローカル
バスアビトレータから要求されるバス権要求を代
表して、μPU１にバス権要求（HALT）を行う
（ステツプ４）。
DMAコントローラ等に、DMAの起動をした後、
内部バス３を介してバスコントロールレジスタ２
に対して、バス切離しの為のコマンドを設定する
（ステツプ１）。このコマンドを受取つたバスコン
トロールレジスタ２は、バスの切離し処理を行う
為の起動（OFF COM）をローカルバスアビト
レータ８１（８２）に与える（ステツプ２）。起
動が与えられたローカルバスアビトレータは、バ
スの切離し処理を行う前に、内部バス３のバス権
を得るためにマスターコントロール回路９に対し
てバス権の要求（BREQ）を行う（ステツプ３）。
マスターコントロール回路９は、個々のローカル
バスアビトレータから要求されるバス権要求を代
表して、μPU１にバス権要求（HALT）を行う
（ステツプ４）。
μPU１は、マスターコントロール回路９から
バス権要求（HALT）があると、現行の処理を
中断し、マスターコントロール回路９にバス権の
許可（GRANT）を与える（ステツプ５）。この
時点から、バス上をアクセスするものはなくな
り、バスへの外乱も許される。
バス権要求（HALT）があると、現行の処理を
中断し、マスターコントロール回路９にバス権の
許可（GRANT）を与える（ステツプ５）。この
時点から、バス上をアクセスするものはなくな
り、バスへの外乱も許される。
バス権を得たマスターコントロール回路９は、
バス権要求の出ていたローカルバスアビトレータ
に対して、バス切離し処理のための起動（BUS
MASTER）を与える（ステツプ６）。
バス権要求の出ていたローカルバスアビトレータ
に対して、バス切離し処理のための起動（BUS
MASTER）を与える（ステツプ６）。
マスターコントロール回路９よりバス切離し処
理の起動を与えられたローカルバスアビトレータ
は、バスドライバ／レシーバに対して制御信号
（ON／OFF）を出力し、内部バス３とローカル
バス６１，６２との切離しを行う（ステツプ７）。
この制御が終了した時点で、DMAコントローラ
７１，７２よりDMAの要求（DRQH）がローカ
ルバスアビトレータに対して行われると、ローカ
ルバスアビトレータはそのDMAコントローラに
対して、許可信号（DGRNT）を出力し、DMA
を開始することができる。
理の起動を与えられたローカルバスアビトレータ
は、バスドライバ／レシーバに対して制御信号
（ON／OFF）を出力し、内部バス３とローカル
バス６１，６２との切離しを行う（ステツプ７）。
この制御が終了した時点で、DMAコントローラ
７１，７２よりDMAの要求（DRQH）がローカ
ルバスアビトレータに対して行われると、ローカ
ルバスアビトレータはそのDMAコントローラに
対して、許可信号（DGRNT）を出力し、DMA
を開始することができる。
バスの切離し処理が終了すると、ローカルバス
アビトレータは、マスターコントロール回路９に
対して出力していたバス権要求（BREQ）をオフ
とし、バス権の返却（バス権開放）を行う（ステ
ツプ８）。
アビトレータは、マスターコントロール回路９に
対して出力していたバス権要求（BREQ）をオフ
とし、バス権の返却（バス権開放）を行う（ステ
ツプ８）。
マスターコントロール回路９は、個々のローカ
ルバスアビトレータ８１，８２からのバス権要求
がすべてなくなつた時点で、μPU１に出力して
いたバス権要求（HALT）をオフとし、バス権
をμPU１に返却（バス権開放）する（ステツプ
９）。この時点で、μPU１は、再び内部バス３及
びDMAを行つていない、従つて切離されていな
いローカルバス上のＩ／Ｏに対して自由にアクセ
スを行うことができるようになる。又、DMAの
起動されたＩ／Ｏは、ローカルバスを専有して
DMAを行い続ける。ここで、現在、ローカルバ
スが内部バス３に接続されているか否かは、バス
コントロールレジスタ２の中のオン、オフステイ
タス（ON／OFF STATUS）をμPU１側から読
むことによつて認識することができる。
ルバスアビトレータ８１，８２からのバス権要求
がすべてなくなつた時点で、μPU１に出力して
いたバス権要求（HALT）をオフとし、バス権
をμPU１に返却（バス権開放）する（ステツプ
９）。この時点で、μPU１は、再び内部バス３及
びDMAを行つていない、従つて切離されていな
いローカルバス上のＩ／Ｏに対して自由にアクセ
スを行うことができるようになる。又、DMAの
起動されたＩ／Ｏは、ローカルバスを専有して
DMAを行い続ける。ここで、現在、ローカルバ
スが内部バス３に接続されているか否かは、バス
コントロールレジスタ２の中のオン、オフステイ
タス（ON／OFF STATUS）をμPU１側から読
むことによつて認識することができる。
DMAが終了したら、IRQ（インターラプトリク
エスト）にてμPU１に処理終了を知らせ、μPU
１はバスの接続の為のコマンドを、バスコントロ
ールレジスタ２に与え、バス切離しと同様のシー
ケンスにて、ローカルバス６１，６２の内部バス
３への接続を行う。
エスト）にてμPU１に処理終了を知らせ、μPU
１はバスの接続の為のコマンドを、バスコントロ
ールレジスタ２に与え、バス切離しと同様のシー
ケンスにて、ローカルバス６１，６２の内部バス
３への接続を行う。
尚、上記の説明において、内部バス３とローカ
ルバスとの切離し及び接続は、ドライバ／レシー
バのデイレクシヨン・アウトプツト・イネーブル
等の制御にて行うものであるが、この時、バス権
を得てから所定の処理を行うという手法をとるこ
とによつて、バス切換時のバス上への外乱による
誤動作を防ぐことができる。
ルバスとの切離し及び接続は、ドライバ／レシー
バのデイレクシヨン・アウトプツト・イネーブル
等の制御にて行うものであるが、この時、バス権
を得てから所定の処理を行うという手法をとるこ
とによつて、バス切換時のバス上への外乱による
誤動作を防ぐことができる。
（発明の効果）
以上説明したように、本発明は、DMA処理に
必要なＩ／Ｏのバスを、DMA時のみ内部バスか
ら切離すようにしたもので、本発明によれば、簡
単な構成で、DMAのパフオーマンスと、μPUの
パフオーマンスとが向上できるバス切換手段を備
えたμPU装置が実現できる。
必要なＩ／Ｏのバスを、DMA時のみ内部バスか
ら切離すようにしたもので、本発明によれば、簡
単な構成で、DMAのパフオーマンスと、μPUの
パフオーマンスとが向上できるバス切換手段を備
えたμPU装置が実現できる。
第１図は本発明装置の一実施例を示す構成ブロ
ツク図、第２図は動作の一例を説明するための動
作説明図である。 １……μPU、２……バスコントロールレジス
タ、３……内部バス、４１，４２……Ｉ／Ｏ、５
１，５２……ドライバ／レシーバ、６１，６２…
…ローカルバス、７１，７２……DMAコントロ
ーラ、８１，８２……ローカルバスアビトレー
タ、９……マスターコントロール回路。
ツク図、第２図は動作の一例を説明するための動
作説明図である。 １……μPU、２……バスコントロールレジス
タ、３……内部バス、４１，４２……Ｉ／Ｏ、５
１，５２……ドライバ／レシーバ、６１，６２…
…ローカルバス、７１，７２……DMAコントロ
ーラ、８１，８２……ローカルバスアビトレー
タ、９……マスターコントロール回路。
Claims (1)
- １ マイクロプロセツサと、このマイクロプロセ
ツサに内部バスを介して結合するバスコントロー
ルレジスタと、前記マイクロプロセツサに内部バ
ス、ドライバ／レシーバ及びローカルバスを介し
て結合するダイレクトメモリアクセスを行う入出
力装置と、前記ローカルバスに結合しダイレクト
メモリアクセスを制御するダイレクトメモリアク
セスコントローラと、前記バスコントロールレジ
スタからの信号に従つて前記ダイレクトメモリア
クセスコントローラにローカルバスのマスター権
を許可する信号を与えるローカルバスアビトレー
タと、前記マイクロプロセツサと前記ローカルバ
スアビトレータとの間に設けられバス切換の制御
を行うマスターコントロール回路とを備え、ダイ
レクトメモリアクセス時にのみ当該ダイレクトメ
モリアクセス処理に必要な入出力装置が接続され
るローカルバスを前記内部バスから切離すように
したことを特徴とするマイクロプロセツサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24568584A JPS61123969A (ja) | 1984-11-20 | 1984-11-20 | マイクロプロセツサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24568584A JPS61123969A (ja) | 1984-11-20 | 1984-11-20 | マイクロプロセツサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123969A JPS61123969A (ja) | 1986-06-11 |
| JPH0120457B2 true JPH0120457B2 (ja) | 1989-04-17 |
Family
ID=17137287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24568584A Granted JPS61123969A (ja) | 1984-11-20 | 1984-11-20 | マイクロプロセツサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123969A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7213084B2 (en) | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
-
1984
- 1984-11-20 JP JP24568584A patent/JPS61123969A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123969A (ja) | 1986-06-11 |
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