JPS61123969A - マイクロプロセツサ装置 - Google Patents
マイクロプロセツサ装置Info
- Publication number
- JPS61123969A JPS61123969A JP24568584A JP24568584A JPS61123969A JP S61123969 A JPS61123969 A JP S61123969A JP 24568584 A JP24568584 A JP 24568584A JP 24568584 A JP24568584 A JP 24568584A JP S61123969 A JPS61123969 A JP S61123969A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- dma
- local
- local bus
- microprocessor
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ダイレクトメモリアクセス（以下ＤＭＡと略
す）のパフォーマンス向上の為のバス切換制御手段を備
えたマイクロプロセッサ（以下μＰＬＩと略す）装置に
関するものである。
す）のパフォーマンス向上の為のバス切換制御手段を備
えたマイクロプロセッサ（以下μＰＬＩと略す）装置に
関するものである。
（従来の技術）
従来、μＰＵと、これにバスを介して結合する複数の入
出力装置（以下Ｉ１０と略す）と、各１１０間でＤＭＡ
を行うためのＤＭＡコントローラとを備えたマイクロプ
ロセッサ装置において、ＤＭＡ時には、Ｄ Ｍ Ａマス
ターが内部バスを専有するものと、内部バスを専有せず
サイクルスティール方式をとるものとがある。
出力装置（以下Ｉ１０と略す）と、各１１０間でＤＭＡ
を行うためのＤＭＡコントローラとを備えたマイクロプ
ロセッサ装置において、ＤＭＡ時には、Ｄ Ｍ Ａマス
ターが内部バスを専有するものと、内部バスを専有せず
サイクルスティール方式をとるものとがある。
（発明が解決しようとする問題点）
しかしながら、ＤＭＡ時にＤＭＡマスターが内部バスを
専有するものは、μＰＵの処理パフォーマンスが低下す
るという問題点があり、又、サイクルスティール方式を
とるものは、ＤＭＡのパフォーマンスが低下するという
問題点があった。
専有するものは、μＰＵの処理パフォーマンスが低下す
るという問題点があり、又、サイクルスティール方式を
とるものは、ＤＭＡのパフォーマンスが低下するという
問題点があった。
本発明は、これらの問題点に屯みてなされたもので、そ
の目的は、簡単な構成で、ＤＭＡのパフォーマンスが向
上できるバス切損手段を備えたμＰ装置を実現すること
にある。
の目的は、簡単な構成で、ＤＭＡのパフォーマンスが向
上できるバス切損手段を備えたμＰ装置を実現すること
にある。
（問題点を解決するための手段）
前記問題点を解決する本発明は、マイクロプロセッサと
、このマイクロプロセッサに内部バスを今して結合する
バスコントロールレジスタと、前記マイクロプロセッサ
に内部バス、ドライバ／レシーバ及びローカルバスを介
して結合するダイレクトメモリアクセスを行う入出力装
置と、前記ローカルバスに結合しダイレクトメモリアク
セスを制御するダイレクトメモリアクセスコントローラ
と、前記バスコントロールレジスタからの信号に従って
前記ダイレクトメモリアクセスコントローラにローカル
バスのマスター権を許可する信号を与えるローカルバス
アビトレータと、前記マイクロプロセッサと前記ロー力
ルバスアビトレータとの間に設けられバス切換の制御を
行うマスターコントロール回路とを備え、ダイレクトメ
モリアクセス時にのみ当該ダイレクトメモリアクセス処
理に必要な入出力装置が接続される０−カルバスを前記
内部バスから切離すようにしたことを特徴とするもので
ある。
、このマイクロプロセッサに内部バスを今して結合する
バスコントロールレジスタと、前記マイクロプロセッサ
に内部バス、ドライバ／レシーバ及びローカルバスを介
して結合するダイレクトメモリアクセスを行う入出力装
置と、前記ローカルバスに結合しダイレクトメモリアク
セスを制御するダイレクトメモリアクセスコントローラ
と、前記バスコントロールレジスタからの信号に従って
前記ダイレクトメモリアクセスコントローラにローカル
バスのマスター権を許可する信号を与えるローカルバス
アビトレータと、前記マイクロプロセッサと前記ロー力
ルバスアビトレータとの間に設けられバス切換の制御を
行うマスターコントロール回路とを備え、ダイレクトメ
モリアクセス時にのみ当該ダイレクトメモリアクセス処
理に必要な入出力装置が接続される０−カルバスを前記
内部バスから切離すようにしたことを特徴とするもので
ある。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明装置の一実施例を示す構成プロ・ツク図
である。図において、１はμＰＵ、２はこのμＰＵ１に
内部バス３を介して結合するバスコントロールレジスタ
、４１．４２は内部バス３゜ドライバ／レシーバ５１．
５２及びローカルバス６１．６２を介してμＰＩＪ１に
結合するｒ／○で、これらはＤＭＡを行うことができる
ようになっている。７１．７２はローカルバス６１，６
２に結合し、ＤＭＡを制御するＤＭＡコントローラ、８
１．８２はバスコントロールレジスタ２がらの信号に従
ってＤＭＡコントローラ７１．７２にローカルバス６１
．６２のマスター権を許可する信号を与えるローカルバ
スアビトレータ（ＬＯＣＡＬＢＬＩＳ ＡＲＢＩ丁Ｒ
Ａ丁ＯＲ）、９はμＰＵ１と各ローカルバスアビトレー
タ８１．８２との間に設けられ、バス切換のｔｉｌｌ
ｍを行うマスターコントロール回路である。
である。図において、１はμＰＵ、２はこのμＰＵ１に
内部バス３を介して結合するバスコントロールレジスタ
、４１．４２は内部バス３゜ドライバ／レシーバ５１．
５２及びローカルバス６１．６２を介してμＰＩＪ１に
結合するｒ／○で、これらはＤＭＡを行うことができる
ようになっている。７１．７２はローカルバス６１，６
２に結合し、ＤＭＡを制御するＤＭＡコントローラ、８
１．８２はバスコントロールレジスタ２がらの信号に従
ってＤＭＡコントローラ７１．７２にローカルバス６１
．６２のマスター権を許可する信号を与えるローカルバ
スアビトレータ（ＬＯＣＡＬＢＬＩＳ ＡＲＢＩ丁Ｒ
Ａ丁ＯＲ）、９はμＰＵ１と各ローカルバスアビトレー
タ８１．８２との間に設けられ、バス切換のｔｉｌｌ
ｍを行うマスターコントロール回路である。
このように構成した装置の動作を第２図を参照しながら
説明する。ここでは、バスの切離し後、ＤＭＡを行う場
合を例示する。
説明する。ここでは、バスの切離し後、ＤＭＡを行う場
合を例示する。
ｉ、ｔ Ｌ； メｉ、：、μＰＵ１は、ＤＭＡ８行う１
，１０゜ＤＭＡコントローラ等に、ＤＭＡの起動をした
後、内部バス３を今してバスコントロールレジスタ２に
対して、バス切離しの為のコマンドを設定する（ステッ
プ１）。このコマンドを受取ったバスコントロールレジ
スタ２は、バスの切離し処理を行う為の起！７３ （Ｏ
ＦＦ ＣＯＭ）をロー力ルバスアビトレータ８１ （
８２）に与える（ステップ２）。
，１０゜ＤＭＡコントローラ等に、ＤＭＡの起動をした
後、内部バス３を今してバスコントロールレジスタ２に
対して、バス切離しの為のコマンドを設定する（ステッ
プ１）。このコマンドを受取ったバスコントロールレジ
スタ２は、バスの切離し処理を行う為の起！７３ （Ｏ
ＦＦ ＣＯＭ）をロー力ルバスアビトレータ８１ （
８２）に与える（ステップ２）。
起動が与えられたローカルバスアビトレータは、バスの
切離し処理を行う前に、内部バス３のバスｆｌを得るた
めにマスターコントロール回路９に対してバス権の要求
（ＢＲＥＱ）を行う（ステップ３）。マスターコントロ
ール回路９は、個々のロー力ルバスアビトレータから要
求されるバス権要求を代表して、μＰＵ１にバスＩ！要
求（）−ＩＡＬＴ）を行う（ステップ４）。
切離し処理を行う前に、内部バス３のバスｆｌを得るた
めにマスターコントロール回路９に対してバス権の要求
（ＢＲＥＱ）を行う（ステップ３）。マスターコントロ
ール回路９は、個々のロー力ルバスアビトレータから要
求されるバス権要求を代表して、μＰＵ１にバスＩ！要
求（）−ＩＡＬＴ）を行う（ステップ４）。
μＰＬＪＩは、マスターコントロール回路９がらバス権
要求（ＨＡＬＴ）があると、現行の処理を中断し、マス
ターコント０−ル回路９にバス権の許可（ＧＲＡＮＴ）
を与える（ステップ５）。この時点から、バス上をアク
セスするものはなくなり、バスへの外乱も許される。
要求（ＨＡＬＴ）があると、現行の処理を中断し、マス
ターコント０−ル回路９にバス権の許可（ＧＲＡＮＴ）
を与える（ステップ５）。この時点から、バス上をアク
セスするものはなくなり、バスへの外乱も許される。
バス権を得たマスターコントロール回路９は、バス権要
求の出ていたローカルバスアごトレーラに対して、バス
切離し処理のための起Ｄ （Ｂ（ＪＳＭＡＳＴＥＲ）を
与える（ステップ６）。
求の出ていたローカルバスアごトレーラに対して、バス
切離し処理のための起Ｄ （Ｂ（ＪＳＭＡＳＴＥＲ）を
与える（ステップ６）。
マスターコントロール回路９よりバス切離し処理の起動
を与えられたロー力ルバスアビトレータは、バスドライ
バ７／レシーバに対してｉ、＋Ｉ ００信号＜０Ｎ１０
ＦＦ）を出力し、内部バス３とローカルバス６１ （６
２）との切離しを行う（ステップ７）。この制御が終了
した時点で、ＤＭＡコントローラ７１ （７２）よりＤ
ＭＡの要求（ＯＲＱＨ）がロー力ルバスアビトレータに
対して行われると、ローカルバスアビトレータはそのＤ
ＭＡコントローラに対して、許可信ｇ （Ｄ Ｇ ＲＮ
Ｔ ）を出力し、ＤＭＡを開始することができる。
を与えられたロー力ルバスアビトレータは、バスドライ
バ７／レシーバに対してｉ、＋Ｉ ００信号＜０Ｎ１０
ＦＦ）を出力し、内部バス３とローカルバス６１ （６
２）との切離しを行う（ステップ７）。この制御が終了
した時点で、ＤＭＡコントローラ７１ （７２）よりＤ
ＭＡの要求（ＯＲＱＨ）がロー力ルバスアビトレータに
対して行われると、ローカルバスアビトレータはそのＤ
ＭＡコントローラに対して、許可信ｇ （Ｄ Ｇ ＲＮ
Ｔ ）を出力し、ＤＭＡを開始することができる。
バスの切離し処理が終了すると、ロー力ルバスアビトレ
ータは、マスターコントロール回路９に対して出力して
いたバス権要求（ＢＲＥＱ）をオフとし、バス権の返却
（バス権開放）を行う（ステップ８）。
ータは、マスターコントロール回路９に対して出力して
いたバス権要求（ＢＲＥＱ）をオフとし、バス権の返却
（バス権開放）を行う（ステップ８）。
マスターコントロール回路９は、個々のロー力ルバスア
ビトレータ８１ （８２）からのバス権要求がすべてな
くなった時点で、μＰＬＪ１に出力していたバス権要求
（ＨＡＬＴ）をオフとし、バス権をμＰＩＪ１に返却（
バス権開放）する（ステップ９）。この時点で、μＰＵ
１は、再び内部バス３及びＤＭＡを行っていない、従っ
て切離されていないローカルバス上のＩｌｏに対して自
由にアクセスを行うことができるようになる。又、ＤＭ
Ａの起動されたＩ 、／’ Ｏは、ローカルバスを専有
してＤＭＡを行い続ける。ここで、現在、ローカルバス
が内部バス３に接続されているか否かは、バスコントロ
ールレジスタ２の中のオン、オフスティタス（ＯＮｌｏ
ＦＦ ５ＴＡＴＵＳ）をμＰＵ１側から読むことによ
って認識することができる。
ビトレータ８１ （８２）からのバス権要求がすべてな
くなった時点で、μＰＬＪ１に出力していたバス権要求
（ＨＡＬＴ）をオフとし、バス権をμＰＩＪ１に返却（
バス権開放）する（ステップ９）。この時点で、μＰＵ
１は、再び内部バス３及びＤＭＡを行っていない、従っ
て切離されていないローカルバス上のＩｌｏに対して自
由にアクセスを行うことができるようになる。又、ＤＭ
Ａの起動されたＩ 、／’ Ｏは、ローカルバスを専有
してＤＭＡを行い続ける。ここで、現在、ローカルバス
が内部バス３に接続されているか否かは、バスコントロ
ールレジスタ２の中のオン、オフスティタス（ＯＮｌｏ
ＦＦ ５ＴＡＴＵＳ）をμＰＵ１側から読むことによ
って認識することができる。
ＤＭＡが終了したら、ＩＲＱ（インターラブドリクエス
ト）にてμＰＵ１に処理終了を知らせ、μＰＵ１はバス
の接続の為のコマンドを、バスコントロールレジスタ２
に与え、バス切離しと同様のシーケンスにて、ローカル
バス６１ （６２）の内部バス３への接続を行う。
ト）にてμＰＵ１に処理終了を知らせ、μＰＵ１はバス
の接続の為のコマンドを、バスコントロールレジスタ２
に与え、バス切離しと同様のシーケンスにて、ローカル
バス６１ （６２）の内部バス３への接続を行う。
尚、上記の説明において、内部バス３とローカルバスと
の切離し及び接続は、ドライバ／レシーバのディレクシ
ョン・アウトプット・イネーブル等の制御にて行うもの
であるが、この時、バス権を得てから所定の処理を行う
という手法をとることによって、バス切換時のバス上へ
の外乱による誤動作を防ぐことができる。
の切離し及び接続は、ドライバ／レシーバのディレクシ
ョン・アウトプット・イネーブル等の制御にて行うもの
であるが、この時、バス権を得てから所定の処理を行う
という手法をとることによって、バス切換時のバス上へ
の外乱による誤動作を防ぐことができる。
（発明の効果）
以上説明したように１本発明は、ＤＭＡ処理に必要なＩ
ｌｏのバスを、ＤＭＡ時のみ内部バスから切離すように
したもので、本発明によれば、簡単な構成で、ＤＭＡの
パフォーマンスと、μＰＵのパフォーマンスとが向上で
きるバス切換手段を備えたμＰＵ装置が実現できる。
ｌｏのバスを、ＤＭＡ時のみ内部バスから切離すように
したもので、本発明によれば、簡単な構成で、ＤＭＡの
パフォーマンスと、μＰＵのパフォーマンスとが向上で
きるバス切換手段を備えたμＰＵ装置が実現できる。
第１図は本発明装置の一実施例を示す構成ブロック図、
第２図は動作の一例を説明するための動作説明図である
。 １・・・μＰＵ ２・・・バスコントロールレジスタ ３・・・内部バス ４１．４２・・・ｒ１０５１
．５２・・・ドライバ／レシーバ ６１．６２・・・ローカルバス ７１．７２・・・ＤＭＡコントローラ ８１．８２・・・ローカルバスアビトレータ９・・・マ
スターコントロール回路 手続補正書（方式） １．事件の表示 昭和５９年特許願第２４５６８５号 ２、発明の名称 。 マイクロプロセッサ装置 ３、補正をする者 事件との関係 特 許 出 願 人 任 所 東京都武蔵野市中町２丁目９番３２号
氏 名（名称） （６５０） 横河北辰電機株式会
社電話 （大代＞０４２２−５４−１１１１５、補正命
令の日付 昭和６０年３月６日 （発送日 昭和６０年３月２６日） ６、補正の対象 図面の第１図及び第２図 ７、補正の内容 図面の第１図及び第２図を別紙の通り補正する。 以上
第２図は動作の一例を説明するための動作説明図である
。 １・・・μＰＵ ２・・・バスコントロールレジスタ ３・・・内部バス ４１．４２・・・ｒ１０５１
．５２・・・ドライバ／レシーバ ６１．６２・・・ローカルバス ７１．７２・・・ＤＭＡコントローラ ８１．８２・・・ローカルバスアビトレータ９・・・マ
スターコントロール回路 手続補正書（方式） １．事件の表示 昭和５９年特許願第２４５６８５号 ２、発明の名称 。 マイクロプロセッサ装置 ３、補正をする者 事件との関係 特 許 出 願 人 任 所 東京都武蔵野市中町２丁目９番３２号
氏 名（名称） （６５０） 横河北辰電機株式会
社電話 （大代＞０４２２−５４−１１１１５、補正命
令の日付 昭和６０年３月６日 （発送日 昭和６０年３月２６日） ６、補正の対象 図面の第１図及び第２図 ７、補正の内容 図面の第１図及び第２図を別紙の通り補正する。 以上
Claims (1)
- マイクロプロセッサと、このマイクロプロセッサに内部
バスを介して結合するバスコントロールレジスタと、前
記マイクロプロセッサに内部バス、ドライバ／レシーバ
及びローカルバスを介して結合するダイレクトメモリア
クセスを行う入出力装置と、前記ローカルバスに結合し
ダイレクトメモリアクセスを制御するダイレクトメモリ
アクセスコントローラと、前記バスコントロールレジス
タからの信号に従って前記ダイレクトメモリアクセスコ
ントローラにローカルバスのマスター権を許可する信号
を与えるローカルバスアビトレータと、前記マイクロプ
ロセッサと前記ローカルバスアビトレータとの間に設け
られバス切換の制御を行うマスターコントロール回路と
を備え、ダイレクトメモリアクセス時にのみ当該ダイレ
クトメモリアクセス処理に必要な入出力装置が接続され
るローカルバスを前記内部バスから切離すようにしたこ
とを特徴とするマイクロプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24568584A JPS61123969A (ja) | 1984-11-20 | 1984-11-20 | マイクロプロセツサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24568584A JPS61123969A (ja) | 1984-11-20 | 1984-11-20 | マイクロプロセツサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123969A true JPS61123969A (ja) | 1986-06-11 |
| JPH0120457B2 JPH0120457B2 (ja) | 1989-04-17 |
Family
ID=17137287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24568584A Granted JPS61123969A (ja) | 1984-11-20 | 1984-11-20 | マイクロプロセツサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7213084B2 (en) | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
-
1984
- 1984-11-20 JP JP24568584A patent/JPS61123969A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7213084B2 (en) | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120457B2 (ja) | 1989-04-17 |
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