JPH06266653A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH06266653A JPH06266653A JP5102293A JP5102293A JPH06266653A JP H06266653 A JPH06266653 A JP H06266653A JP 5102293 A JP5102293 A JP 5102293A JP 5102293 A JP5102293 A JP 5102293A JP H06266653 A JPH06266653 A JP H06266653A
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- JP
- Japan
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- bus
- cpu
- image processing
- request
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Abstract
(57)【要約】
【目的】 装置のプログラム実行および画像データ処理
の効率を向上する。 【構成】 装置の状態および動作を制御するＣＰＵ１に
接続されたＣＰＵバス１ａと、画像データを処理する画
像処理コントローラ６などに接続された画像バス５ａと
を備え、競合判定回路８は、画像処理コントローラ６な
どからＤＭＡ要求がある場合、バツフア７を制御してＣ
ＰＵバス１ａと画像バス５ａとを分離し、また、ＣＰＵ
１から画像処理コントローラ６などへのアクセス要求が
ある場合、バツフア７を制御してＣＰＵバス１ａと画像
バス５ａとを接続する。
の効率を向上する。 【構成】 装置の状態および動作を制御するＣＰＵ１に
接続されたＣＰＵバス１ａと、画像データを処理する画
像処理コントローラ６などに接続された画像バス５ａと
を備え、競合判定回路８は、画像処理コントローラ６な
どからＤＭＡ要求がある場合、バツフア７を制御してＣ
ＰＵバス１ａと画像バス５ａとを分離し、また、ＣＰＵ
１から画像処理コントローラ６などへのアクセス要求が
ある場合、バツフア７を制御してＣＰＵバス１ａと画像
バス５ａとを接続する。
Description
【０００１】
【産業上の利用分野】本発明は画像処理装置に関し、例
えば、ＣＰＵバスと画像バスとを独立して備えるフアク
シミリなどの画像処理装置に関するものである。
えば、ＣＰＵバスと画像バスとを独立して備えるフアク
シミリなどの画像処理装置に関するものである。
【０００２】
【従来の技術】従来、ＤＭＡ転送すべき画像データの処
理を行うＩ／Ｏおよび専用プロセツサの系と、ＣＰＵバ
ス系とが同一バスで構成されたフアクシミリなどの画像
処理装置においては、ＤＭＡ転送要求発生時にＣＰＵに
対しホールド要求を送出し、該ＣＰＵからホールド許可
を受取つた後、ＤＭＡ転送を開始する。
理を行うＩ／Ｏおよび専用プロセツサの系と、ＣＰＵバ
ス系とが同一バスで構成されたフアクシミリなどの画像
処理装置においては、ＤＭＡ転送要求発生時にＣＰＵに
対しホールド要求を送出し、該ＣＰＵからホールド許可
を受取つた後、ＤＭＡ転送を開始する。
【０００３】
【発明が解決しようとする課題】しかし、上記従来例に
おいては、次のような問題点があつた。画像データを処
理するＩ／Ｏまたは専用プロセツサがＤＭＡ転送を行お
うとする場合、ＤＭＡ転送開始までのＣＰＵ調停時間を
必要とし、さらに、ＤＭＡ転送実行中はＣＰＵがホール
ドされてプログラム実行が停止してしまつた。
おいては、次のような問題点があつた。画像データを処
理するＩ／Ｏまたは専用プロセツサがＤＭＡ転送を行お
うとする場合、ＤＭＡ転送開始までのＣＰＵ調停時間を
必要とし、さらに、ＤＭＡ転送実行中はＣＰＵがホール
ドされてプログラム実行が停止してしまつた。
【０００４】すなわち、上記従来例においては、装置の
プログラム実行および画像データ処理の効率が低下する
問題があつた。
プログラム実行および画像データ処理の効率が低下する
問題があつた。
【０００５】
【課題を解決するための手段】本発明は、前記の課題を
解決することを目的としたもので、前記の課題を解決す
る一手段として、以下の構成を備える。すなわち、装置
の状態および動作を制御する制御手段に接続された第１
のバスと、画像データを処理する画像処理手段に接続さ
れた第２のバスと、前記第２のバスによつて画像データ
が転送される場合は前記第１のバスと該第２のバスとを
分離し、前記制御手段によつて前記画像処理手段がアク
セスされる場合は該第１のバスと該第２のバスとを接続
する中継手段とを備えた画像処理装置にする。
解決することを目的としたもので、前記の課題を解決す
る一手段として、以下の構成を備える。すなわち、装置
の状態および動作を制御する制御手段に接続された第１
のバスと、画像データを処理する画像処理手段に接続さ
れた第２のバスと、前記第２のバスによつて画像データ
が転送される場合は前記第１のバスと該第２のバスとを
分離し、前記制御手段によつて前記画像処理手段がアク
セスされる場合は該第１のバスと該第２のバスとを接続
する中継手段とを備えた画像処理装置にする。
【０００６】
【作用】以上の構成によつて、第２のバスによつて画像
データが転送される場合は、第１のバスと該第２のバス
とを分離し、制御手段によつて画像処理手段がアクセス
される場合は、該第１のバスと該第２のバスとを接続す
る画像処理装置を提供できる。
データが転送される場合は、第１のバスと該第２のバス
とを分離し、制御手段によつて画像処理手段がアクセス
される場合は、該第１のバスと該第２のバスとを接続す
る画像処理装置を提供できる。
【０００７】例えば、以上の構成によつて、装置のプロ
グラム実行および画像データ処理の効率を向上すること
ができる。
グラム実行および画像データ処理の効率を向上すること
ができる。
【０００８】
【実施例】以下、本発明に係る一実施例の画像処理装置
をフアクシミリへ適用した例を図面を参照して詳細に説
明する。図１は本実施例の構成例を示すブロツク図であ
る。同図において、１はＣＰＵで、メモリ２のＲＯＭな
どに格納されたプログラムに従つて、本実施例の主な制
御を司る。なお、メモリ２はＣＰＵ１がワークメモリと
して使用するＲＡＭなども含み、また、ＣＰＵ１とメモ
リ２とはＣＰＵバス１ａで結ばれている。
をフアクシミリへ適用した例を図面を参照して詳細に説
明する。図１は本実施例の構成例を示すブロツク図であ
る。同図において、１はＣＰＵで、メモリ２のＲＯＭな
どに格納されたプログラムに従つて、本実施例の主な制
御を司る。なお、メモリ２はＣＰＵ１がワークメモリと
して使用するＲＡＭなども含み、また、ＣＰＵ１とメモ
リ２とはＣＰＵバス１ａで結ばれている。
【０００９】４はＩ／Ｏで、ＤＭＡ転送される画像デー
タなどの入出力処理を行う。５はＤＭＡコントローラ
で、画像バス５ａを介したＤＭＡ転送を司る。６は画像
処理コントローラで、画像処理メモリ３に格納された画
像データに変換処理などを施す。なお、画像処理メモリ
３，Ｉ／Ｏ４，ＤＭＡコントローラ５および画像処理コ
ントローラ６は、互いに画像バス５ａで結ばれている。
タなどの入出力処理を行う。５はＤＭＡコントローラ
で、画像バス５ａを介したＤＭＡ転送を司る。６は画像
処理コントローラで、画像処理メモリ３に格納された画
像データに変換処理などを施す。なお、画像処理メモリ
３，Ｉ／Ｏ４，ＤＭＡコントローラ５および画像処理コ
ントローラ６は、互いに画像バス５ａで結ばれている。
【００１０】１１は共通インタフエイス部で、ＣＰＵバ
ス１ａおよび画像バス５ａと、通信制御部９およびプリ
ンタ／スキヤナ制御部１０とのインタフエイスを行う。
７はバツフアで、競合判定回路８からのゲート制御信号
と方向制御信号によつて制御される双方向性のバツフア
で、ＣＰＵバス１ａと画像バス５ａとの接続／開放を行
う。通常、バツフア７を接続状態にして、ＣＰＵバス１
ａと画像バス５ａとを接続することにより、ＣＰＵ１か
らＩ／Ｏ４，ＤＭＡコントローラ５または画像処理コン
トローラ６へアクセスすることができる。また、バツフ
ア７を開放状態にして、ＣＰＵバス１ａと画像バス５ａ
とを分離してＤＭＡ転送を実行し、ＣＰＵバス１ａを介
したプログラムアクセスが独立に実行できるようにす
る。
ス１ａおよび画像バス５ａと、通信制御部９およびプリ
ンタ／スキヤナ制御部１０とのインタフエイスを行う。
７はバツフアで、競合判定回路８からのゲート制御信号
と方向制御信号によつて制御される双方向性のバツフア
で、ＣＰＵバス１ａと画像バス５ａとの接続／開放を行
う。通常、バツフア７を接続状態にして、ＣＰＵバス１
ａと画像バス５ａとを接続することにより、ＣＰＵ１か
らＩ／Ｏ４，ＤＭＡコントローラ５または画像処理コン
トローラ６へアクセスすることができる。また、バツフ
ア７を開放状態にして、ＣＰＵバス１ａと画像バス５ａ
とを分離してＤＭＡ転送を実行し、ＣＰＵバス１ａを介
したプログラムアクセスが独立に実行できるようにす
る。
【００１１】図２はＣＰＵアクセスおよびＤＭＡ転送の
タイミングチヤート例である。図１および図２を参照し
て、バツフア７の接続／開放の制御について説明する。
バツフア７の接続／開放は、ＣＰＵ１による画像処理コ
ントローラ６などへのアクセス要求（Ａ）と、ＤＭＡコ
ントローラ５または画像処理コントローラ６によるＤＭ
Ａ要求（Ｂ）との競合に基づいて、競合判定回路８によ
つて制御される。
タイミングチヤート例である。図１および図２を参照し
て、バツフア７の接続／開放の制御について説明する。
バツフア７の接続／開放は、ＣＰＵ１による画像処理コ
ントローラ６などへのアクセス要求（Ａ）と、ＤＭＡコ
ントローラ５または画像処理コントローラ６によるＤＭ
Ａ要求（Ｂ）との競合に基づいて、競合判定回路８によ
つて制御される。
【００１２】図２に示す状態１は、ＤＭＡ転送が非実行
状態において、ＣＰＵ１による画像処理コントローラ６
などへのアクセス要求（Ａ）が発生した場合で、競合判
定回路８は、該アクセス要求（Ａ）を受付けてバツフア
７を接続状態にした後、ＣＰＵ１へアクセス許可（Ｃ）
を送る。従つて、ＣＰＵバス１ａおよび画像バス５ａを
介して、ＣＰＵ１から画像処理コントローラ６などをア
クセスすることができる。
状態において、ＣＰＵ１による画像処理コントローラ６
などへのアクセス要求（Ａ）が発生した場合で、競合判
定回路８は、該アクセス要求（Ａ）を受付けてバツフア
７を接続状態にした後、ＣＰＵ１へアクセス許可（Ｃ）
を送る。従つて、ＣＰＵバス１ａおよび画像バス５ａを
介して、ＣＰＵ１から画像処理コントローラ６などをア
クセスすることができる。
【００１３】また、同図に示す状態２は、ＣＰＵアクセ
スが非実行状態において、ＤＭＡ要求（Ｂ）が発生した
場合で、競合判定回路８は、該ＤＭＡ要求（Ｂ）を受付
けてバツフア７を開放状態にした後、該ＤＭＡ要求元へ
転送許可（Ｄ）を送る。従つて、ＣＰＵバス１ａと画像
バス５ａとは分離され、ＣＰＵ１によるプログラム実行
とＤＭＡ転送を独立に実行することができる。
スが非実行状態において、ＤＭＡ要求（Ｂ）が発生した
場合で、競合判定回路８は、該ＤＭＡ要求（Ｂ）を受付
けてバツフア７を開放状態にした後、該ＤＭＡ要求元へ
転送許可（Ｄ）を送る。従つて、ＣＰＵバス１ａと画像
バス５ａとは分離され、ＣＰＵ１によるプログラム実行
とＤＭＡ転送を独立に実行することができる。
【００１４】一方、アクセス要求（Ａ）とＤＭＡ転送要
求（Ｂ）とが競合した場合、競合判定回路８は、該要求
の発生順序および優先度を条件にして、バツフア７の接
続／開放を制御する。図２に示す状態３は両要求が競合
した状態でＣＰＵアクセスを優先する例である。すなわ
ち、競合判定回路８は、アクセス要求（Ａ）を優先して
受付けてバツフア７を接続状態にした後、ＣＰＵ１へア
クセス許可（Ｃ）を送り、該アクセス要求（Ａ）が解除
されるのを待つ。競合判定回路８は、該アクセス要求
（Ａ）が解除されると、ＤＭＡ要求（Ｂ）を受付けてバ
ツフア７を開放状態にした後、該ＤＭＡ要求元へ転送許
可（Ｄ）を送る。なお、図２にはＣＰＵアクセスを優先
する例を示したが、本実施例はこれに限定されるもので
はなく、ＤＭＡ転送を優先することもできる。
求（Ｂ）とが競合した場合、競合判定回路８は、該要求
の発生順序および優先度を条件にして、バツフア７の接
続／開放を制御する。図２に示す状態３は両要求が競合
した状態でＣＰＵアクセスを優先する例である。すなわ
ち、競合判定回路８は、アクセス要求（Ａ）を優先して
受付けてバツフア７を接続状態にした後、ＣＰＵ１へア
クセス許可（Ｃ）を送り、該アクセス要求（Ａ）が解除
されるのを待つ。競合判定回路８は、該アクセス要求
（Ａ）が解除されると、ＤＭＡ要求（Ｂ）を受付けてバ
ツフア７を開放状態にした後、該ＤＭＡ要求元へ転送許
可（Ｄ）を送る。なお、図２にはＣＰＵアクセスを優先
する例を示したが、本実施例はこれに限定されるもので
はなく、ＤＭＡ転送を優先することもできる。
【００１５】図３はアクセス要求（Ａ）とＤＭＡ要求
（Ｂ）とが競合した場合の一例を示すタイミングチヤー
トである。同図に示す状態４は、ＤＭＡ転送実行中にお
いて、ＣＰＵ１からのアクセス要求（Ａ）が発生した場
合で、競合判定回路８は、ＣＰＵ１のアクセスサイクル
途中にウエイトステートを挿入すべく、ＣＰＵ１へアク
セス待機（Ｃ）を送り、ＤＭＡ要求（Ｂ）が解除される
のを待つ。競合判定回路８は、該ＤＭＡ要求（Ｂ）が解
除されると、バツフア７を接続状態にした後、アクセス
待機（Ｃ）を解除してＣＰＵ１へアクセス許可（Ｃ）を
送る。従つて、ＤＭＡ転送が終了した後、ＣＰＵバス１
ａおよび画像バス５ａを介して、ＣＰＵ１から画像処理
コントローラ６などをアクセスすることができる。
（Ｂ）とが競合した場合の一例を示すタイミングチヤー
トである。同図に示す状態４は、ＤＭＡ転送実行中にお
いて、ＣＰＵ１からのアクセス要求（Ａ）が発生した場
合で、競合判定回路８は、ＣＰＵ１のアクセスサイクル
途中にウエイトステートを挿入すべく、ＣＰＵ１へアク
セス待機（Ｃ）を送り、ＤＭＡ要求（Ｂ）が解除される
のを待つ。競合判定回路８は、該ＤＭＡ要求（Ｂ）が解
除されると、バツフア７を接続状態にした後、アクセス
待機（Ｃ）を解除してＣＰＵ１へアクセス許可（Ｃ）を
送る。従つて、ＤＭＡ転送が終了した後、ＣＰＵバス１
ａおよび画像バス５ａを介して、ＣＰＵ１から画像処理
コントローラ６などをアクセスすることができる。
【００１６】また、同図に示す状態５は、ＣＰＵアクセ
ス実行中において、ＤＭＡ要求（Ｂ）が発生した場合
で、競合判定回路８は、ＤＭＡ要求元へ転送待機（Ｄ）
を送り、アクセス要求（Ａ）が解除されるのを待つ。競
合判定回路８は、該アクセス要求（Ａ）が解除される
と、バツフア７を開放状態にした後、転送待機（Ｄ）を
解除して該ＤＭＡ要求元へ転送許可（Ｄ）を送る。従つ
て、ＣＰＵアクセスが終了した後、ＣＰＵバス１ａと画
像バス５ａとは分離され、ＣＰＵ１によるプログラム実
行とＤＭＡ転送を独立に実行することができる。
ス実行中において、ＤＭＡ要求（Ｂ）が発生した場合
で、競合判定回路８は、ＤＭＡ要求元へ転送待機（Ｄ）
を送り、アクセス要求（Ａ）が解除されるのを待つ。競
合判定回路８は、該アクセス要求（Ａ）が解除される
と、バツフア７を開放状態にした後、転送待機（Ｄ）を
解除して該ＤＭＡ要求元へ転送許可（Ｄ）を送る。従つ
て、ＣＰＵアクセスが終了した後、ＣＰＵバス１ａと画
像バス５ａとは分離され、ＣＰＵ１によるプログラム実
行とＤＭＡ転送を独立に実行することができる。
【００１７】以上説明したように、本実施例によれば、
ＣＰＵバス１ａと画像バス５ａとの間にバツフア７を介
在させ、ＣＰＵアクセス要求，ＤＭＡ要求および両要求
の競合状態に応じ、バツフア７を制御して両バスの接続
／開放を行うので、ＤＭＡ転送を行おうとする場合、ホ
ールド要求／ホールド許可のやり取りにかかるＣＰＵ調
停時間が不要となり、さらにＤＭＡ転送実行中にＣＰＵ
がホールドされることがないので、装置のプログラム実
行および画像データ処理の効率を向上することができ
る。
ＣＰＵバス１ａと画像バス５ａとの間にバツフア７を介
在させ、ＣＰＵアクセス要求，ＤＭＡ要求および両要求
の競合状態に応じ、バツフア７を制御して両バスの接続
／開放を行うので、ＤＭＡ転送を行おうとする場合、ホ
ールド要求／ホールド許可のやり取りにかかるＣＰＵ調
停時間が不要となり、さらにＤＭＡ転送実行中にＣＰＵ
がホールドされることがないので、装置のプログラム実
行および画像データ処理の効率を向上することができ
る。
【００１８】なお、本発明は、複数の機器から構成され
るシステムに適用しても、１つの機器からなる装置に適
用してもよい。また、本発明はシステムあるいは装置に
プログラムを供給することによつて達成される場合にも
適用できることはいうまでもない。
るシステムに適用しても、１つの機器からなる装置に適
用してもよい。また、本発明はシステムあるいは装置に
プログラムを供給することによつて達成される場合にも
適用できることはいうまでもない。
【００１９】
【発明の効果】以上、本発明によれば、第２のバスによ
つて画像データが転送される場合は、第１のバスと該第
２のバスとを分離し、制御手段によつて画像処理手段が
アクセスされる場合は、該第１のバスと該第２のバスと
を接続する画像処理装置を提供できる。
つて画像データが転送される場合は、第１のバスと該第
２のバスとを分離し、制御手段によつて画像処理手段が
アクセスされる場合は、該第１のバスと該第２のバスと
を接続する画像処理装置を提供できる。
【図１】本発明に係る一実施例の構成例を示すブロツク
図である。
図である。
【図２】本実施例のＣＰＵアクセスおよびＤＭＡ転送の
タイミングチヤート例である。
タイミングチヤート例である。
【図３】本実施例のアクセス要求とＤＭＡ要求とが競合
した場合の一例を示すタイミングチヤートである。
した場合の一例を示すタイミングチヤートである。
１ ＣＰＵ １ａ ＣＰＵバス ２ メモリ ３ 画像処理メモリ ４ Ｉ／Ｏ ５ ＤＭＡコントローラ ５ａ 画像バス ６ 画像処理コントローラ ７ バツフア ８ 競合判定回路
Claims (3)
- 【請求項１】 装置の状態および動作を制御する制御手
段に接続された第１のバスと、 画像データを処理する画像処理手段に接続された第２の
バスと、 前記第２のバスによつて画像データが転送される場合は
前記第１のバスと該第２のバスとを分離し、前記制御手
段によつて前記画像処理手段がアクセスされる場合は該
第１のバスと該第２のバスとを接続する中継手段とを有
することを特徴とする画像処理装置。 - 【請求項２】 前記中継手段は前記制御手段から前記画
像処理手段へのアクセス要求と該画像処理手段による画
像データ転送要求とが競合した場合予め設定された要求
を優先することを特徴とする請求項１記載の画像処理装
置。 - 【請求項３】 前記中継手段は、前記第２のバスによる
画像データ転送中に前記制御手段から前記画像処理手段
へのアクセス要求が発生した場合、該画像データ転送が
終了するまで該制御手段のアクセスサイクル途中にウエ
イトステートを挿入し、該画像データ転送が終了すると
前記第１のバスと該第２のバスとを接続した後該制御手
段にアクセスを実行させることを特徴とする請求項１記
載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102293A JPH06266653A (ja) | 1993-03-11 | 1993-03-11 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102293A JPH06266653A (ja) | 1993-03-11 | 1993-03-11 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266653A true JPH06266653A (ja) | 1994-09-22 |
Family
ID=12875180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102293A Withdrawn JPH06266653A (ja) | 1993-03-11 | 1993-03-11 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030602A (ja) * | 2003-04-25 | 2004-01-29 | Sanyo Electric Co Ltd | データ処理装置 |
-
1993
- 1993-03-11 JP JP5102293A patent/JPH06266653A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004030602A (ja) * | 2003-04-25 | 2004-01-29 | Sanyo Electric Co Ltd | データ処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |