JPH04109332A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリＩＣ等と呼ばれるメモリ集積回路に関
する。

［従来の技術〕 従来、メモリ集積回路（以下、メモリＩＣと称する）に
おいては、メモリＩＣのデータの読み書きをアクティブ
にする信号が来た時、アドレス線に入力されたアドレス
に相当する記憶データを読み書きしていた。そのときの
データの並びは、該当アドレスに記憶されたままをデー
タ線に出力していた。

［発明が解決しようとする課題］ しかしながら、上記のようなメモリＩＣを使用する従来
の情報処理システムにおいては、データの並びが、ＬＳ
Ｂ　（最下位ビット）のものと、ＭＳＢ　（最上位ビッ
ト）のものとの逆のシステムがあった。たとえば、印字
や、表示のフォントを格納するＣＧ（キャラクタジェネ
レータ）においては、システムによって、第２図に示す
ように、圧から、Ｄ７〜Ｄｏ（″ｒｆ号２］）となるも
のと、右からＤ７〜Ｄｏ（符号２２）となるものの２種
類が存在する場合があった。そのため、それぞれ別々に
、ＣＧを作るといった無駄を行っていた。

本発明の目的は、上述の点に鑑み、１つの集積回路でＬ
ＳＢ、　ＭＳＢの両方のデータの並びに対応できるメモ
リ集積回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明は、データの並びを変
換して出力することを示す指示信号がアクティブの時に
、メモリ本体に記憶しているデータの並びを変換して出
力する変換回路を具備することを特徴とする。

［作　用］ 本発明では、メモリ集積回路内に、データの並びを変換
する変換回路を設け、データの並びを変換をするか否か
を示す信号のアクティブに応じて、データの並びを変換
してデータ線に出力するようにしたので、いろいろなデ
ータ並びのシステムに対応できる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、本発明の一実施例のメモ１月Ｃの回路構成を
示す。本図において１１はタイミング回路であり、アド
レス線１４の信号とセレクト信号線１５の信号とから、
メモリ本体１２をアクセスするためのタイミング信号を
生成する。メモリ本体１２には、データが記憶される。

１３は、データ並び変換回路であり、後述のようにデー
タの並び変えを行う。１６は、データ並び変換信号線で
あり、この信号線１６上の信号がアクティブの時にデー
タの並びをデータ並び変換回路１３で変換する。１７は
、データ線であり、アドレス線１４の信号が示すアドレ
スに格納されたメモリ本体１２の記憶データを変換回路
１３を通じて、後のデータのセレクト信号１５がアクテ
ィブの時に出力される。

第３図は第１図のデータ並び変換回路１３の回路構成の
一例を示す。本図において、３１は、通常の並びのデー
タ送出用のバッファ、３２は、データ変換送出用のバッ
ファであり、３１と３２の両方のバッファとも、各Ｃ端
子に、論理「Ｈ」　（ハイレベル）が入力されると、Ａ
側のデータが、Ｙ側に出力される。一方、論理「Ｌ」　
（ローレベル）が各バッファ３１３２の各Ｃ端子に入力
された時は、Ｙ側の出力端子は、何も出力せずにハイイ
ンピーダンス状態になる。

バッファ３１は通常のメモリＩＣの出力を出すべく、ｄ
７はｏｕｔ７に、ｄＯはｏｕｔ６に、−ｄｏはｏｕｔｏ
に出力するようにデータ入力線が接続されている。ここ
で、ｄ７〜ｄＯは、メモリ内部の通常のデータとする。

また、ｏｕｔ７〜ｏｕｔＯは、メモリＩＣのデータ出力
端子に接続されるデータとする。他方、バッファ３２は
、ｄ７はｏｕｔＯに、　　ｄＯはｏｕｔｌに、・ｄＯは
ｏｕｔ７にデータが出力されるようにデータ入力線が接
続されている。

３３は、論理ｒＮＯＴＪ回路であり、入力された論理の
反対の論理を出す、３４と３５は、論理ｆＡＮＤＪ回路
であり、両方の人力がｒＨＪの時に、ｒＨＪを出力する
。論理回路３３．３４には、データ変換信号ＤＣが接続
され、そのｒＮＯＴＪを取った信号つまり、ＮＯＴ回路
３３の出力がＡＮＤ回路３５に接続される。また、ＡＮ
Ｄ回路３４と３５には、このメモリＩＣのセレクト信号
Ｃ８が接続されている。そして、回路３４の出力はバッ
ファ３２のＣ端子に、回路３５の出力はバッファ３１の
Ｃ端子に接続される。

セレクト信号Ｃ３はｒＨＪの時をアクティブとする。デ
ータ変換信号ＤＣは、ｒＬＪの時に通常のデータ出力、
ｒＨＪの時にデータ変換された出力がなされるものとす
る。

従って、セレクト信号Ｃ３が「Ｈ」の時で、データ変換
信号ＤＳがｒＬＪの時には、ＮＯＴ回路３３の出力はｒ
ＨＪとなり、そのため、ＡＮＤ回路３５の出力がｒＨＪ
となり、通常のデータをメモリＩＣから出力すべく、バ
ッファ３１が選択され、バッファ３２は選択されない。

このとき、バッファ３１が選択されたので、メモリＩＣ
の内部のデータは、ｄ７〜ｄＯが、ｏｕｔ７〜ｏｕｔｏ
の順に出力される。

一方、データ変換信号ＤＳが、ｒＬＪの時でセレクト信
号Ｃ８が「Ｉ（」の時には、ＮＯＴ回路３３の出力は、
ｒＬＪとなり、ＡＮＤ回路３５の出力がｒＬＪになると
ともに、ＡＮＤ回路３４の出力はｒＨＪとなるので、バ
ッファ３２のみが選択され、そのためメモ１月Ｃのデー
タが、ｄ７〜ｄＯが、ｏｕｔｏ〜ｏｕｔ７の順に出力さ
れる。なお、セレクト信号Ｃ３がｒＬＪの時には、ＡＮ
Ｄ回路３４．３５の出力はともにｒＬＪとなるので両バ
ッファ３１．３２は共に選択されないので、ｏｕｔ７〜
０の出力はハイインピーダンス状態になる。

他１す１１世 第４図は第１図のデータ並び変換回路１３の他の構成例
を示す。メモリＩＣのデータｄ７〜ｄＯは、それぞれ、
選択回路４１のデータ入力端子であるａ７とｂＯに、ａ
６とｂｌに、・・・ａＯとｂｌに接続される。選択回路
４１はセレクト入力端子Ｓにデータ変換信号ＤＣのｒＬ
Ｊが入力されると、ａ７〜ａＯのデータがデータ出力端
子のｙ７〜ｙａに出力され、またセレクト入力端子Ｓに
データ変換信号ＤＣのｒ　ＨＪが入力されると、ｂ７〜
ｂＯのデータが、データ出力端子のｙ７〜ｙＯに出力さ
れる。

選択回路４１のセレクト入力端子Ｓにデータ変換信号Ｄ
Ｃを接続すると、通常のデータを出力したい時にはｒ　
Ｌ　Ｊが信号として与えられるので、８７〜ａＯのデー
タが、つまりｄ７〜ｄＯのデータがこの順番で、ｙ７〜
ｙＯに出力される。また、データ変換信号ＤＣにｒＨＪ
が与えられた場合には、ｂ７〜ｂＯのデータが、つまり
ｄＯ〜ｄ７のデータがこの順番で、ｙ７〜ｙＯに出力さ
れる。

メモリＩＣのデータ出力は、第３図のバッファ３１３２
と同様な回路が、選択回路４１の出力ｙ７〜ｙＯの後段
に接続され、その選択信号入力端子Ｃには、セレクト信
号Ｃ８が接続される。

メモリＩＣの構成は、第１図に示したような回路構成で
なくとも本発明は適用できる。たとえば、ＤＲＡＭ　（
ダイナミックＲＡＭ　）の様に、アドレスがマルヂブレ
クスされた構成でも可能である。更に、データ長は、８
ピッｌ−に限定するものでなく、１６ビツト、その他の
ビット長でも本発明は適用できることは勿論である。ま
た、データ並び変更は、ｄ７〜ｄＯをｄＯ〜ｄ７に変更
するものでなくともよい。

特に、１６ビツト長の場合、ｄ１５〜ｄＯをｄＯ〜ｄ１
５に変換する場合もあるだろうし、ｄ１５〜ｄ８、ｄ７
〜ｄＯをｄ８〜ｄ１５　、　ｄＯ〜ｄ７といったように
、バイト境界で変換する場合もある。それは、データ並
びの変換信号ＤＣの数を増やすことで対処したり、ＲＯ
Ｍなどの場合では、マスクを作る時に、どちらかに固定
する手段を採っても可能である。

［発明の効果］ 以上説明したように、本発明によればメモリ集積回路に
データ変換信号を入力し、この信号に応じてデータの並
びを変換するようにしたので、例えばデータ並びがｄ７
〜ｄＯとｄＯ〜ｄ７両方のシステムを同一のメモリ集積
回路を用いて済むので、量産効果が得られるとともに、
廉価になる。また情報処理の内容によっては、データ並
びを変更したほうが良い場合もあるが、出た並びを変更
する処理の時間をほとんど要せず、またそのための専用
回路を持つ必要がないので、結果的に情報処理装置を廉
価に提供できる効果が得られる。

【図面の簡単な説明】

第１図は１本発明の一実施例のメモリＩＣの回路構成を
示すブロック図、 第２図は、従来のＣＧの出力並び状態を示す説明図、 第３図は本発明実施例のデータ並び変換回路の構成例を
示すブロック図、 第４図は、本発明実施例の他のデータ並び変換回路の構
成例を示すブロック図である。 １３・・・データ並び変換回路、 １６・・・データ並び変換信号、 ３２・・・データ並びを変更して出力するためのバッフ
ァ、 ４１・・・データ並びを変更する様に接続された入力を
通常接続と切り替える選択回路。 第 ２図 さ 論 η θ

Claims (1)

【特許請求の範囲】
1. １）データの並びを変換して出力することを示す指示信
   号がアクティブの時に、メモリ本体に記憶しているデー
   タの並びを変換して出力する変換回路を具備することを
   特徴とするメモリ集積回路。