JPS60245045A - バツフアメモリ回路 - Google Patents
バツフアメモリ回路Info
- Publication number
- JPS60245045A JPS60245045A JP10052084A JP10052084A JPS60245045A JP S60245045 A JPS60245045 A JP S60245045A JP 10052084 A JP10052084 A JP 10052084A JP 10052084 A JP10052084 A JP 10052084A JP S60245045 A JPS60245045 A JP S60245045A
- Authority
- JP
- Japan
- Prior art keywords
- address
- buffer memory
- buffer
- memory
- information data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、文字図形情報処理装置におけるパ、グアメモ
９回路に係シ、％に高速情報受信処理に好適なかかるバ
ッファメモ９回路に関する。
９回路に係シ、％に高速情報受信処理に好適なかかるバ
ッファメモ９回路に関する。
電話回線を利用して文字図形などの情報を受信して表示
する文字図形情報処理装置忙おいて、画像情報及び音声
情報を受信処理し、それらを表示処理する仲介として、
受信バッファメモリが使われる。このような従来の文字
図形情報処理装置の一例をブロック図によシ第１図に示
す。
する文字図形情報処理装置忙おいて、画像情報及び音声
情報を受信処理し、それらを表示処理する仲介として、
受信バッファメモリが使われる。このような従来の文字
図形情報処理装置の一例をブロック図によシ第１図に示
す。
同図において、１はマイクロプロセラ＋（以下ＭＰＵと
略称する）、２は受信したデータを記憶保存するバッフ
ァメモリ、３は電話回線と接続する受信インターフェー
ス、４はプログラムメモリ、５は表示回路、６は表示メ
モリ、７はメロディボード、８は音声合成回路、９はア
ドレスバス、１０はデータバスである。
略称する）、２は受信したデータを記憶保存するバッフ
ァメモリ、３は電話回線と接続する受信インターフェー
ス、４はプログラムメモリ、５は表示回路、６は表示メ
モリ、７はメロディボード、８は音声合成回路、９はア
ドレスバス、１０はデータバスである。
第１図において、受信インターフェース３によシミ話回
線を通じて受信した文字図形清報は、ゲータパス１０を
通ってバッファメモリ２に１バイトずつ蓄えられ、表示
処理プログラムによって、記憶されている情報を読出し
、１バク、ト毎に、表示、メロディ、あるいは音声に分
類し、それぞれのメモリ６．７．８ Ｋ転送し処理をす
る。
線を通じて受信した文字図形清報は、ゲータパス１０を
通ってバッファメモリ２に１バイトずつ蓄えられ、表示
処理プログラムによって、記憶されている情報を読出し
、１バク、ト毎に、表示、メロディ、あるいは音声に分
類し、それぞれのメモリ６．７．８ Ｋ転送し処理をす
る。
このバッファメモ９２は、先頭番地と終了番地を環状に
結合してリングバッファとし、バッファメモ９２の情報
の受け渡しをこの円周上で行なう。第２図にこのリング
バッファを示す。
結合してリングバッファとし、バッファメモ９２の情報
の受け渡しをこの円周上で行なう。第２図にこのリング
バッファを示す。
１２はバッファメモ９領域の先頭番地、１６はバッファ
メモｙ領域の終了番地である。
メモｙ領域の終了番地である。
バッファメモリを９ングパ、ファとするために、ｔｆＩ
報の誉込み、あるいは読出しの際に、その情報の転送番
地がバッファ領域の終了番地１３を越えたか否かを判断
する必要がある。そして、書込み番地あるいは読出し番
地がバッファ領域を越える場合は、それ以後の情報を、
バッファメモリの先頭番地１２から転送しなければなら
ない。そのために、これらのメモリを制御するＭＰＵ１
によって、バッファの先頭番地１２と、終了番地１３の
次のアドレスを切換える操作が必要となる。しかし、こ
の方法は、ソフトウェアによシ、バ、ファメモリのアド
レスを切換えるため、処理速度が遍くなシ、従来のよう
に、１バイトの情報を転送するたびにアドレスの判断を
する場合は更に時間がかかる。また、一般に、ＭＰＵ１
は他の制御も行なっている場合が多く、ＭＰＵ１の処理
速度を速くする時には問題となる。
報の誉込み、あるいは読出しの際に、その情報の転送番
地がバッファ領域の終了番地１３を越えたか否かを判断
する必要がある。そして、書込み番地あるいは読出し番
地がバッファ領域を越える場合は、それ以後の情報を、
バッファメモリの先頭番地１２から転送しなければなら
ない。そのために、これらのメモリを制御するＭＰＵ１
によって、バッファの先頭番地１２と、終了番地１３の
次のアドレスを切換える操作が必要となる。しかし、こ
の方法は、ソフトウェアによシ、バ、ファメモリのアド
レスを切換えるため、処理速度が遍くなシ、従来のよう
に、１バイトの情報を転送するたびにアドレスの判断を
する場合は更に時間がかかる。また、一般に、ＭＰＵ１
は他の制御も行なっている場合が多く、ＭＰＵ１の処理
速度を速くする時には問題となる。
本発明の目的は、従来の欠点をな（１，、ＭＰＵの負荷
を軽減して表示処理速度を向上させることがでよると共
に、また、情報の受信処理速度を向上させることのでよ
るバッファメモ９回路を提供することにある。
を軽減して表示処理速度を向上させることがでよると共
に、また、情報の受信処理速度を向上させることのでよ
るバッファメモ９回路を提供することにある。
上記の目的を達成するために、本発明では、バッファメ
モリの終了番地に、同メモリの先頭番地が続くようなア
ドレス構成が可能となる、アドレス変換回路をもつこと
を特徴とする。
モリの終了番地に、同メモリの先頭番地が続くようなア
ドレス構成が可能となる、アドレス変換回路をもつこと
を特徴とする。
以下、本発明の一実施例を第３図及び第４図によシ説明
する。これらの図ＫＴｈいて、１〜１゜は第１図におけ
るそれらと一致している。１１は本発明によるアドレス
変換回路であり、バッファメモ９２に情報を転送する際
のアドレスを変換するための回路である。
する。これらの図ＫＴｈいて、１〜１゜は第１図におけ
るそれらと一致している。１１は本発明によるアドレス
変換回路であり、バッファメモ９２に情報を転送する際
のアドレスを変換するための回路である。
パックアメモリ２が１００ＯＨからＩ ＦＦ’Ｆ）Ｉの
４ＫＢの場合を考える。第２図において、先頭番地１２
が１０００Ｈ，終了番地１３がＩＦ’Ｆ’ＦＩ（の場合
である。
４ＫＢの場合を考える。第２図において、先頭番地１２
が１０００Ｈ，終了番地１３がＩＦ’Ｆ’ＦＩ（の場合
である。
第４図にアドレス変換回路のブロック図を示す。同図忙
おいて１．２．９〜１１は第３図のものと一致している
。ＡＯ〜Ａｓｓはアドレスラインを表わしている。ＡＯ
〜Ａｄｚの１２本のアドレスによって、バッファメモ９
内のアドレスは表現可能であシ、Ａ＋ｘ＝０ ＋Ａｔ２
＝１の時、アドレスは１０００１（〜ＩＦＦ’ＦＨとな
シ、バッファメモリが選択される。
おいて１．２．９〜１１は第３図のものと一致している
。ＡＯ〜Ａｓｓはアドレスラインを表わしている。ＡＯ
〜Ａｄｚの１２本のアドレスによって、バッファメモ９
内のアドレスは表現可能であシ、Ａ＋ｘ＝０ ＋Ａｔ２
＝１の時、アドレスは１０００１（〜ＩＦＦ’ＦＨとな
シ、バッファメモリが選択される。
Ａｌｇ ＝ １ 、 Ａｄｚ ＝ Ｏの時、アドレスは
２０００Ｈ〜２ＦＦＦＨとなシ、そのままではバッファ
メモｙは選択されない。そこで、２０００Ｈ〜２ＦＦ’
ｆ！’Ｈのアドレスを、１０００Ｈ〜Ｉ Ｐ’Ｆ’Ｆ’
Ｈに切換えて、見かけ上、バッファメモ９の終了番地に
、同メモリの先頭番地が続くようなアドレス構成にする
ために、Ａ１２とＡｌｇの排他的論理和をとることにす
る。すると、排他的論理和の結果が１であれば、バッフ
ァメモ９２を選択することになる。
２０００Ｈ〜２ＦＦＦＨとなシ、そのままではバッファ
メモｙは選択されない。そこで、２０００Ｈ〜２ＦＦ’
ｆ！’Ｈのアドレスを、１０００Ｈ〜Ｉ Ｐ’Ｆ’Ｆ’
Ｈに切換えて、見かけ上、バッファメモ９の終了番地に
、同メモリの先頭番地が続くようなアドレス構成にする
ために、Ａ１２とＡｌｇの排他的論理和をとることにす
る。すると、排他的論理和の結果が１であれば、バッフ
ァメモ９２を選択することになる。
そのため、従来のように１バイトごとにソフトウェアで
バッファメモリの終了番地を管理する必要はなく、１パ
ケツトごとに終了番地の管理をすれば良くなった。例え
ば、１バクツトが４０バイトの１ｗ＠から成っていれば
、従来は、１バクツトを処理するまでに、バッファメモ
リの管理を４０回行なう必要があったのに対し、本発明
によれば、１回行なうだけで七分でろ−る。
バッファメモリの終了番地を管理する必要はなく、１パ
ケツトごとに終了番地の管理をすれば良くなった。例え
ば、１バクツトが４０バイトの１ｗ＠から成っていれば
、従来は、１バクツトを処理するまでに、バッファメモ
リの管理を４０回行なう必要があったのに対し、本発明
によれば、１回行なうだけで七分でろ−る。
このように、本実施例によれば、ソフトウェアの処理、
ＭＰＵの負荷を軽減し、表示処理速度の高速化がはかれ
た。また、それに伴ない、情報の受信速度も向上すると
いう効果がある。
ＭＰＵの負荷を軽減し、表示処理速度の高速化がはかれ
た。また、それに伴ない、情報の受信速度も向上すると
いう効果がある。
本発明によれば、バッファメモリの終了番地に、同メモ
リの先頭番地が続くようなアドレス構成を可能とするの
で、ソフトフェアでのバッファメモ９の領域の判定は、
１バクツトごとに行なえば良く、これにより、ＭＰＵの
負荷を軽減し、表示処理速度が向上する。また、受信デ
ータの処理速度の高速化により、データ受信速度の高速
化洗よシ、データ受信速度の高速化に対応可能という効
果がある。
リの先頭番地が続くようなアドレス構成を可能とするの
で、ソフトフェアでのバッファメモ９の領域の判定は、
１バクツトごとに行なえば良く、これにより、ＭＰＵの
負荷を軽減し、表示処理速度が向上する。また、受信デ
ータの処理速度の高速化により、データ受信速度の高速
化洗よシ、データ受信速度の高速化に対応可能という効
果がある。
第１図は従来の文字図形情報処理装置のブロック図、第
２図は９ングパ、ファの概念図、第３図は本発明の一実
施例を示すプロ、り図、第４図は第３図における要部の
詳細を示すプロ。 り図である。 １・・・ＭＰＵ、２・・・バッファメモリ、３・・・受
信インターフェース、４・・・プログラムメモリ、５・
・・表示回路、６・・・表示メモｙ、７・・・メロディ
ボード、８・・・音声合成回路、９・・・アドレスバス
、１０・・・データバス、１１・・・アドレス変換回路
、￥５／ 図 第 ２ 図 も ＋ 凶 第 ３ 図
２図は９ングパ、ファの概念図、第３図は本発明の一実
施例を示すプロ、り図、第４図は第３図における要部の
詳細を示すプロ。 り図である。 １・・・ＭＰＵ、２・・・バッファメモリ、３・・・受
信インターフェース、４・・・プログラムメモリ、５・
・・表示回路、６・・・表示メモｙ、７・・・メロディ
ボード、８・・・音声合成回路、９・・・アドレスバス
、１０・・・データバス、１１・・・アドレス変換回路
、￥５／ 図 第 ２ 図 も ＋ 凶 第 ３ 図
Claims (1)
- 情報データの受信処理と、該情報データの解読処理との
処理速度調整を行なう緩衝用メモリを有し、上記緩衝用
メモリの先頭番地と終了番地を環状に結合し、情報デー
タを連続して記憶保存するバッファメモリ回路において
、情報データの書込み及び読出し番地が上記緩衝用メモ
９の終了番地を越え夷かどうかを判別する終了検出手段
と、該終了検出手段からの終了判別信号によって、情報
データの誓込み及び読出し番地を、上記緩衝用メモリの
先頭番地に交換するアドレス変換手段を設けたことを特
徴とするバッファメモ９回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10052084A JPS60245045A (ja) | 1984-05-21 | 1984-05-21 | バツフアメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10052084A JPS60245045A (ja) | 1984-05-21 | 1984-05-21 | バツフアメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245045A true JPS60245045A (ja) | 1985-12-04 |
Family
ID=14276229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10052084A Pending JPS60245045A (ja) | 1984-05-21 | 1984-05-21 | バツフアメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01193894A (ja) * | 1988-01-29 | 1989-08-03 | Canon Inc | Ｃｒｔ表示システム |
-
1984
- 1984-05-21 JP JP10052084A patent/JPS60245045A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01193894A (ja) * | 1988-01-29 | 1989-08-03 | Canon Inc | Ｃｒｔ表示システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0373291B1 (en) | Digital signal processor | |
| CN111651384A (zh) | 寄存器的读写方法、芯片、子系统、寄存器组及终端 | |
| JPH0410111B2 (ja) | ||
| JPS60245045A (ja) | バツフアメモリ回路 | |
| KR900001530Y1 (ko) | 폰트롬과 문자발생 램 사이의 데이터 전송회로 | |
| EP0063612A1 (en) | Numerical control unit | |
| JPH07271656A (ja) | 画像データ処理システム | |
| JPS6175397A (ja) | 音声デ−タメモリ制御方式 | |
| US5566313A (en) | Apparatus for controlling the transfer of data | |
| EP0278133A1 (en) | Features expander for CD player connected with microcomputer and TV set | |
| JPH04109332A (ja) | メモリ集積回路 | |
| JP2867449B2 (ja) | アドレス変換機能を有したマイクロプロセッサ | |
| JP2747154B2 (ja) | 入出力処理装置 | |
| JP2586074B2 (ja) | データ処理装置 | |
| JPS63191224A (ja) | ビツト順序反転回路 | |
| JPH0652039A (ja) | データ転送方式 | |
| JP3019627B2 (ja) | データ検索装置 | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| JP2720792B2 (ja) | フレーム多重プロトコル用ｔｅｉマッピング検索方式 | |
| JP2000242494A (ja) | データ転送方法 | |
| JPH07123488A (ja) | 回線接続設定方式 | |
| JPH02128286A (ja) | 標準パタン読出し回路 | |
| JPS6118058A (ja) | デ−タ転送方式 | |
| JPH0317756A (ja) | 記憶装置のアクセス方式 | |
| JPH0567035A (ja) | Ｄｍａ転送におけるデータアライメント方式 |