JPH0370210A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0370210A JPH0370210A JP20723789A JP20723789A JPH0370210A JP H0370210 A JPH0370210 A JP H0370210A JP 20723789 A JP20723789 A JP 20723789A JP 20723789 A JP20723789 A JP 20723789A JP H0370210 A JPH0370210 A JP H0370210A
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- JP
- Japan
- Prior art keywords
- timer
- carry
- order
- low
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は複数の直列に接続したタイマカウンターを内
蔵する半導体集積回路に関する。
蔵する半導体集積回路に関する。
この発明は、複数のタイマカウンターを直列に接続する
場合に、下位タイマからの桁上り信号を桁上り制御回路
で制御することにより、タイマ設定時に上位タイマカウ
ンターからの設定を行っても誤動作することなく正確に
設定され、下位タイマカウンターから設定を行っても正
確に設定出来るようにしたものである。
場合に、下位タイマからの桁上り信号を桁上り制御回路
で制御することにより、タイマ設定時に上位タイマカウ
ンターからの設定を行っても誤動作することなく正確に
設定され、下位タイマカウンターから設定を行っても正
確に設定出来るようにしたものである。
従来、第２図に示すように、タイマ下位ｌ、タイマ上位
２、タイマ下位のライト制御信号１３、タイマ上位のラ
イト制御信号１３、データバスエ０、タイマクロγり信
号１１、タイマクロフク制御信号１２と、タイマクロッ
クの制御回路６からなる回路がよく知られていた。
２、タイマ下位のライト制御信号１３、タイマ上位のラ
イト制御信号１３、データバスエ０、タイマクロγり信
号１１、タイマクロフク制御信号１２と、タイマクロッ
クの制御回路６からなる回路がよく知られていた。
しかし、従来の技術のタイマ回路は、タイマ上位を設定
した後に、タイマ下位を設定する場合にタイマ下位の設
定前の値がＦＦｈで、設定する値がＯＯｈの時、先に設
定した上位タイマの値は変化してしまうためにタイマに
値を設定する時は必ず下位のタイマから設定しなければ
ならないという欠点があった。この発明は、従来のこの
ような欠点を解決するために、下位タイマと上位タイマ
の桁上り信号をタイマに値を設定する時に制御すること
により、タイマの設定を上位タイマと下位タイマのどち
らのタイマから設定しても誤動作しないようにタイマの
設定を自由に出来ることを目的としている。
した後に、タイマ下位を設定する場合にタイマ下位の設
定前の値がＦＦｈで、設定する値がＯＯｈの時、先に設
定した上位タイマの値は変化してしまうためにタイマに
値を設定する時は必ず下位のタイマから設定しなければ
ならないという欠点があった。この発明は、従来のこの
ような欠点を解決するために、下位タイマと上位タイマ
の桁上り信号をタイマに値を設定する時に制御すること
により、タイマの設定を上位タイマと下位タイマのどち
らのタイマから設定しても誤動作しないようにタイマの
設定を自由に出来ることを目的としている。
上記課題を解決するために、この発明は第１図に示すよ
うに、タイマ下位１、タイマ上位２と桁上り制御回路３
と、桁上り制御信号生成回路４で構成するようにした。
うに、タイマ下位１、タイマ上位２と桁上り制御回路３
と、桁上り制御信号生成回路４で構成するようにした。
上記のように構成されたタイマ回路では、下位タイマ１
からの桁上り信号を桁上り制御回路３でｗｔｍするため
、上位タイマ２を先に設定した後で下位タイマ１を設定
した場合でも誤動作することなくタイマの設定を下位タ
イマからでも上位タイマからでも自由に設定出来るよう
にした。
からの桁上り信号を桁上り制御回路３でｗｔｍするため
、上位タイマ２を先に設定した後で下位タイマ１を設定
した場合でも誤動作することなくタイマの設定を下位タ
イマからでも上位タイマからでも自由に設定出来るよう
にした。
本発明を一実施例にもとづき詳述する。第３図は第１図
のタイマ回路の構成を簡単に説明するためにタイマを１
６ビツト構威としている。第３図において、タイマ下位
１とタイマ上位２と桁上り制御オアゲート３とオアゲー
トを制御する信号を生成する桁上り制御信号発生回路の
りセント付り型フリップフロップ４ （ＤＦＦ）と、
タイマ下位のクロックを生成するオアゲートにより構成
される。
のタイマ回路の構成を簡単に説明するためにタイマを１
６ビツト構威としている。第３図において、タイマ下位
１とタイマ上位２と桁上り制御オアゲート３とオアゲー
トを制御する信号を生成する桁上り制御信号発生回路の
りセント付り型フリップフロップ４ （ＤＦＦ）と、
タイマ下位のクロックを生成するオアゲートにより構成
される。
第３図のタイマ下位１とタイマ上位２の回路例として第
４図に示す、第４図において、リセット・セット付のＴ
型フリンブフロフブ（ＴＦＦ）３０と、リセット信号を
生成するオアゲート３１と、セント信号を生成するオア
ゲート３２と、データバスからの信号を反転するインバ
ータ３３により構成されるデータ・バスにデータがセッ
トされた後に、ライ）；１１１２８信号が“１”に設定
されると、データがＴＦＦに設定される。クロック３４
からクロックが入力されるごとにダウンカウントされ、
データバスの最上位ビー／ トが変化するとタイマ下位
１の場合桁上り信号が生成し、桁上り制御回路のオアゲ
ートに入力される。この時に桁上り制御信号生成回路よ
り“０”が出力されていれば桁上りが禁止となる。この
桁上り制御信号生成回路は、タイマ下位１のクロック制
御信号の反転信号をクロックとし、上位タイマ・ライト
制御信号をリセット信号とし、データが１１”のＤ型フ
リンプフロップ（ＤＦＦ）で構成される。この動作を説
明するタイミングチャートを第５図に示す、（イ）はタ
イマ上位２を設定した後にタイマ下位１を設定する場合
である。Ａのタイミングで上位タイマ２のデータを設定
し、Ｂのタイミングで下位タイマｌを設定する時に、へ
のタイミングで上位タイマ２のライト制御信号１４が１
１″になるとＤＦＦにリセット信号″１”が入力されＤ
ＦＦの出力Ｑは１０″になる。この状態で桁上り制御回
路オアゲートの出力は０１になり桁上り禁止となる。こ
のタイミングでクロック制御信号の反転した信号がタイ
マをスタートすると同時に立下がりリセットが解除され
る。また下位タイマ１、上位タイマ２と設定する場合に
ついて第５図の（口〉のタイミングチャートに基づいて
説明する。下位タイマ１を設定している間はＤＦＦのＱ
出力は禁止されていないが、上位タイマ２を設定する時
にＤＦＦにリセットがかかり桁上り禁止状態となる。タ
イマがスタートする時に立下がるクロック制御信号の反
転信号でリセットが解除される。
４図に示す、第４図において、リセット・セット付のＴ
型フリンブフロフブ（ＴＦＦ）３０と、リセット信号を
生成するオアゲート３１と、セント信号を生成するオア
ゲート３２と、データバスからの信号を反転するインバ
ータ３３により構成されるデータ・バスにデータがセッ
トされた後に、ライ）；１１１２８信号が“１”に設定
されると、データがＴＦＦに設定される。クロック３４
からクロックが入力されるごとにダウンカウントされ、
データバスの最上位ビー／ トが変化するとタイマ下位
１の場合桁上り信号が生成し、桁上り制御回路のオアゲ
ートに入力される。この時に桁上り制御信号生成回路よ
り“０”が出力されていれば桁上りが禁止となる。この
桁上り制御信号生成回路は、タイマ下位１のクロック制
御信号の反転信号をクロックとし、上位タイマ・ライト
制御信号をリセット信号とし、データが１１”のＤ型フ
リンプフロップ（ＤＦＦ）で構成される。この動作を説
明するタイミングチャートを第５図に示す、（イ）はタ
イマ上位２を設定した後にタイマ下位１を設定する場合
である。Ａのタイミングで上位タイマ２のデータを設定
し、Ｂのタイミングで下位タイマｌを設定する時に、へ
のタイミングで上位タイマ２のライト制御信号１４が１
１″になるとＤＦＦにリセット信号″１”が入力されＤ
ＦＦの出力Ｑは１０″になる。この状態で桁上り制御回
路オアゲートの出力は０１になり桁上り禁止となる。こ
のタイミングでクロック制御信号の反転した信号がタイ
マをスタートすると同時に立下がりリセットが解除され
る。また下位タイマ１、上位タイマ２と設定する場合に
ついて第５図の（口〉のタイミングチャートに基づいて
説明する。下位タイマ１を設定している間はＤＦＦのＱ
出力は禁止されていないが、上位タイマ２を設定する時
にＤＦＦにリセットがかかり桁上り禁止状態となる。タ
イマがスタートする時に立下がるクロック制御信号の反
転信号でリセットが解除される。
以上説明したように、この発明は複数のタイマを直列に
接続した時に、データの設定を上位タイマから設定して
も、下位タイマから設定しても誤動作しないタイマの設
定方法を特定しないという効果がある。
接続した時に、データの設定を上位タイマから設定して
も、下位タイマから設定しても誤動作しないタイマの設
定方法を特定しないという効果がある。
第１図は本発明におけるタイマ構成図、第２図は従来の
タイマ回路の構成図、第３図は第１図におけるタイマ回
路の実施例、第４図は第３図におけるタイマ回路のブロ
ック図、第５図は第３図のタイミングチャートである。 ｌ・・・タイマ下位 ２・・・タイマ上位 ３・・・桁上り制御回路 ４ ・桁上り制御信号生成回路 以 上
タイマ回路の構成図、第３図は第１図におけるタイマ回
路の実施例、第４図は第３図におけるタイマ回路のブロ
ック図、第５図は第３図のタイミングチャートである。 ｌ・・・タイマ下位 ２・・・タイマ上位 ３・・・桁上り制御回路 ４ ・桁上り制御信号生成回路 以 上
Claims (1)
- 複数の直列に接続したタイマカウンターと、下位タイマ
カウンターからの桁上りを制御する桁上り制御回路と、
その桁上り制御回路の制御信号を生成する回路で構成す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20723789A JPH0370210A (ja) | 1989-08-09 | 1989-08-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20723789A JPH0370210A (ja) | 1989-08-09 | 1989-08-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0370210A true JPH0370210A (ja) | 1991-03-26 |
Family
ID=16536495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20723789A Pending JPH0370210A (ja) | 1989-08-09 | 1989-08-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0370210A (ja) |
-
1989
- 1989-08-09 JP JP20723789A patent/JPH0370210A/ja active Pending
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