JPS5991555A - プライオリテイ制御方式 - Google Patents
プライオリテイ制御方式Info
- Publication number
- JPS5991555A JPS5991555A JP57201523A JP20152382A JPS5991555A JP S5991555 A JPS5991555 A JP S5991555A JP 57201523 A JP57201523 A JP 57201523A JP 20152382 A JP20152382 A JP 20152382A JP S5991555 A JPS5991555 A JP S5991555A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- priority
- data
- nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4831—Task transfer initiation or dispatching by interrupt, e.g. masked with variable priority
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、複数の入力信号から最優先の入力信号を選
択するプライオリティ制御方式に関するものである。
択するプライオリティ制御方式に関するものである。
［従来技術］
従来この種のプライオリティ回路としてハ第１図に示す
ものがあった。図において、（１）は優先度の高いプラ
イオリティ要求人力ＡＨ，ｔ２）は優先度の低いプライ
オリティ要求人力ＢＨ，（３１は入力ＡＨ（１）に対す
る出力ＯＬ、（４＋は入力Ｂ Ｈ（２）に対する出力Ｄ
Ｌ、（５１はインバータ、（６）はＮＡＮＤ ゲートで
ある。
ものがあった。図において、（１）は優先度の高いプラ
イオリティ要求人力ＡＨ，ｔ２）は優先度の低いプライ
オリティ要求人力ＢＨ，（３１は入力ＡＨ（１）に対す
る出力ＯＬ、（４＋は入力Ｂ Ｈ（２）に対する出力Ｄ
Ｌ、（５１はインバータ、（６）はＮＡＮＤ ゲートで
ある。
第１図における動作について説明する。
優先順位の高い入力ＡＨ（１１は、インバータ（５）ヲ
通して出力ＣＬ（３１に接続されているため、入力ＢＨ
（２）の影響を受ける事がなく、入力ＡＨが“ＨＩ＋（
有意）ならば出力ＣＬは“Ｌ”（有意）になる。
通して出力ＣＬ（３１に接続されているため、入力ＢＨ
（２）の影響を受ける事がなく、入力ＡＨが“ＨＩ＋（
有意）ならば出力ＣＬは“Ｌ”（有意）になる。
一方、優先順位の低い入力ＢＨ（２１は、入力ＡＨ（１
１がｕ Ｈ”ならば出力ＤＬ（４１は“Ｈ”（無意）と
なり、入力Ａ Ｈ（１１が“Ｌ”（無意）の場合で入力
ＢＨ（２）が“Ｈ″（有意）ならば出力ＤＬは“ＬＩ＋
（有意）となる。これを表にしたものが第２図の真理匝
表である。
１がｕ Ｈ”ならば出力ＤＬ（４１は“Ｈ”（無意）と
なり、入力Ａ Ｈ（１１が“Ｌ”（無意）の場合で入力
ＢＨ（２）が“Ｈ″（有意）ならば出力ＤＬは“ＬＩ＋
（有意）となる。これを表にしたものが第２図の真理匝
表である。
従来のプライオリティ回路は以上のように構成されてい
るため、プライオリティは、固定であり。
るため、プライオリティは、固定であり。
プライオリティの変更釦容易に行うことができないとい
う欠点があった。
う欠点があった。
［発明の概要］
この発明は上記のような従来のものの欠点全除去するた
めになされたもので、レジスタとゲート全追加すること
により、プログラムで変更ができるプライオリティ回路
を提供すること全目的とし。
めになされたもので、レジスタとゲート全追加すること
により、プログラムで変更ができるプライオリティ回路
を提供すること全目的とし。
必要に応じ、プライオリティの割付をプログラムにより
変更して、システムの効率を高めることにある。
変更して、システムの効率を高めることにある。
［発明の実施例］
以下、この発明の一実施例を図面により説明する。
第３図において、（２υはＤタイプのフリップフロップ
、（イ）はＣＰＵからのデータ入力ＤＲ，（ハ）はＯＰ
ＵからのストローブＳＴで、上記フリップフロップ２＋
１のラッチトリガとなる。 ０４１〜（ハ）はＮＡＮＤ
ゲートである。
、（イ）はＣＰＵからのデータ入力ＤＲ，（ハ）はＯＰ
ＵからのストローブＳＴで、上記フリップフロップ２＋
１のラッチトリガとなる。 ０４１〜（ハ）はＮＡＮＤ
ゲートである。
次に第３図により、動作について説明する。Ｄタイプス
リップフロップＱυは、 ＣＰＵからストローブＳＴ
（ハ）によってデータＤ、Ｒ（２３がセットサれる。
リップフロップＱυは、 ＣＰＵからストローブＳＴ
（ハ）によってデータＤ、Ｒ（２３がセットサれる。
セットされたデータは、出力Ｎ＠にはそのまま。
出力Ｃ＠にしま反転して出てくる。
この時、データＤＪ１２が“Ｌ”でフリップフロップＣ
Ｉ！＋１がセットされた場合、その出力Ｎ＠はＬ”とな
り、ＮＡＮＤ（イ）の出力が“Ｈ”となり、出力０Ｌ（
３１は入力ＢＨ（２＋の影響を受けず、出力ＣＬ（３１
は入力ＡＨ（１１の反転したものとなる。一方フリップ
フロップの出力Ｃ＠は“Ｈ”となり、ＨＡＮＤ（イ）の
出力はＡＨ（１１の反転したものになっている。
Ｉ！＋１がセットされた場合、その出力Ｎ＠はＬ”とな
り、ＮＡＮＤ（イ）の出力が“Ｈ”となり、出力０Ｌ（
３１は入力ＢＨ（２＋の影響を受けず、出力ＣＬ（３１
は入力ＡＨ（１１の反転したものとなる。一方フリップ
フロップの出力Ｃ＠は“Ｈ”となり、ＨＡＮＤ（イ）の
出力はＡＨ（１１の反転したものになっている。
従ってこの場合には、入力ＡＩ（ｆｌ）の方がプライオ
リティが高（、入力ＢＨｔ２）は入力ＡＨ（１１がない
場合にだけ選択される。
リティが高（、入力ＢＨｔ２）は入力ＡＨ（１１がない
場合にだけ選択される。
次にデータＤＲ（２２が“Ｈ”でフリップフロップ０１
）がセットされた場合、その出力Ｎ （２７＋は“Ｈ”
となりＮＡＮＤ（ハ）の出力は入力ＢＨ（２＋の反転し
たものとなり、入力ＢＨｆ２＋が“Ｈ”ならば出力ｃＬ
（３１は“Ｈ′、また人力Ｂ Ｈ（２＋が“Ｌ”ならば
出力ＣＬ（３）は入力ＡＨ（１１の反転したものになっ
ている。
）がセットされた場合、その出力Ｎ （２７＋は“Ｈ”
となりＮＡＮＤ（ハ）の出力は入力ＢＨ（２＋の反転し
たものとなり、入力ＢＨｆ２＋が“Ｈ”ならば出力ｃＬ
（３１は“Ｈ′、また人力Ｂ Ｈ（２＋が“Ｌ”ならば
出力ＣＬ（３）は入力ＡＨ（１１の反転したものになっ
ている。
−力出力Ｃ（２８）は“Ｌ”となり、ＮＡＮＤｅｌ’６
１の出力が“Ｈ′″となり、出力Ｄ Ｌ ＋４１はＡＨ
（１１の影響を受けず、出力Ｄ Ｌ ＋４１は入力Ｂ
Ｈ（２＋の反転したものとなる。従ってこの場合にシま
、入力ＢＨ（２＋の方がプライオリティが高く入力Ａ
Ｈ（１１は、入力Ｂ Ｈ（２＋の反転したものとなる５ この様子をまとめたものが第４図の真理［直衣である。
１の出力が“Ｈ′″となり、出力Ｄ Ｌ ＋４１はＡＨ
（１１の影響を受けず、出力Ｄ Ｌ ＋４１は入力Ｂ
Ｈ（２＋の反転したものとなる。従ってこの場合にシま
、入力ＢＨ（２＋の方がプライオリティが高く入力Ａ
Ｈ（１１は、入力Ｂ Ｈ（２＋の反転したものとなる５ この様子をまとめたものが第４図の真理［直衣である。
なお、上記実施例では“Ｌ”で有意な出力０Ｌ（３１，
ＤＬ＋４１ｉ使用したが、各出力にインバータを付ける
ことにより“Ｈ”で有意な出力を得ることもできる。
ＤＬ＋４１ｉ使用したが、各出力にインバータを付ける
ことにより“Ｈ”で有意な出力を得ることもできる。
また、実施例では入力が２個の場合を示したが。
入力が３個以上の場合にも同様に適用できる。
［発明の効果］
以上のよう罠、この発明によれば１回路を変更すること
なく、プログラム出力信号により優先順位を容易に変更
できるため、各制御系の最適利用が図れ、システムの稼
動効率が上がり稼動時間が短縮される。
なく、プログラム出力信号により優先順位を容易に変更
できるため、各制御系の最適利用が図れ、システムの稼
動効率が上がり稼動時間が短縮される。
第１図は従来のプライオリティ回路図、第２図はその真
理筐表図、第３図はこの発明の一実施例のプライオリテ
ィ回路図、第４図はその真理直衣図、である。 図中、 （１１（２１は入力、 ＋３１ ＋４１は出力
、（６）（財）ｃ２ω０６）はＮ Ａ Ｎ ］）ゲート
、 （２１，１はＤタイプフリップフロップ。 （２２１はＣＰＵからデータ、（至）は同ス）ｏ−ブ。 なお、図中、同一符号は同一、又は和尚部分を示″ｊ。 代理人 葛 野 信 − 第１図 第２図 第３図 第４図
理筐表図、第３図はこの発明の一実施例のプライオリテ
ィ回路図、第４図はその真理直衣図、である。 図中、 （１１（２１は入力、 ＋３１ ＋４１は出力
、（６）（財）ｃ２ω０６）はＮ Ａ Ｎ ］）ゲート
、 （２１，１はＤタイプフリップフロップ。 （２２１はＣＰＵからデータ、（至）は同ス）ｏ−ブ。 なお、図中、同一符号は同一、又は和尚部分を示″ｊ。 代理人 葛 野 信 − 第１図 第２図 第３図 第４図
Claims (1)
- ２つ以上の入力に対して優先順位に従って１つの入力を
選んで出力するプライオリティ回路において、優先順位
全プログラムにより変更できるプライオリティ回路を備
えたことｔ％徴とするプライオリティ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201523A JPS5991555A (ja) | 1982-11-17 | 1982-11-17 | プライオリテイ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201523A JPS5991555A (ja) | 1982-11-17 | 1982-11-17 | プライオリテイ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5991555A true JPS5991555A (ja) | 1984-05-26 |
Family
ID=16442452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201523A Pending JPS5991555A (ja) | 1982-11-17 | 1982-11-17 | プライオリテイ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61138306A (ja) * | 1984-12-10 | 1986-06-25 | Amada Metoretsukusu:Kk | プログラマブルコントロ−ラ |
-
1982
- 1982-11-17 JP JP57201523A patent/JPS5991555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61138306A (ja) * | 1984-12-10 | 1986-06-25 | Amada Metoretsukusu:Kk | プログラマブルコントロ−ラ |
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