JPS6261142A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS6261142A JPS6261142A JP60200970A JP20097085A JPS6261142A JP S6261142 A JPS6261142 A JP S6261142A JP 60200970 A JP60200970 A JP 60200970A JP 20097085 A JP20097085 A JP 20097085A JP S6261142 A JPS6261142 A JP S6261142A
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- JP
- Japan
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- signal
- dma
- control
- sub
- interrupt
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｃｉ要〕
処理装置、チャネル制御装置及び記憶装置が共通ハスで
結ばれ、記憶装置へのアクセスがＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御手段により行われ
るシステムにおいて、共通バスおよびメモリの利用時間
の割当てを管理しうるように図った制御方式である。
結ばれ、記憶装置へのアクセスがＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御手段により行われ
るシステムにおいて、共通バスおよびメモリの利用時間
の割当てを管理しうるように図った制御方式である。
本発明はＤＭＡ制御により記憶装置にアクセスするデー
タ転送制御方式の改良に関する。
タ転送制御方式の改良に関する。
処理装置、チャネル制御装置及び記憶装置が共通バスで
結ばれたシステムにおいて、データ送受信時のデータ転
送の効率向上が望まれている。
結ばれたシステムにおいて、データ送受信時のデータ転
送の効率向上が望まれている。
従来例を図によって説明する。第７図は従来例を説明す
るブロック図である。
るブロック図である。
主処理装置（以下プロセサと呼ぶ）ｌ主記憶部（以下主
メモリと呼ぶ）２及びチャネル装置３は、共通バス４で
結ばれている。回線制御用のチャネル装置３は、副処理
装置（以下側プロセサと呼ぶ）５、回線制御部６、ＤＭ
Ａ制御部７及びバッファ用のメモリ８を有し、回線９に
結ばれている。以下送受信制御動作を説明する。まず送
信の場合、 ■主プロセサ１は、チャネル装置３に対し送信起動をか
ける。
メモリと呼ぶ）２及びチャネル装置３は、共通バス４で
結ばれている。回線制御用のチャネル装置３は、副処理
装置（以下側プロセサと呼ぶ）５、回線制御部６、ＤＭ
Ａ制御部７及びバッファ用のメモリ８を有し、回線９に
結ばれている。以下送受信制御動作を説明する。まず送
信の場合、 ■主プロセサ１は、チャネル装置３に対し送信起動をか
ける。
■これを受けたチャネル装置３は、ＤＭＡ制御部７を起
動させて主メモリ２内の送信データＳＤをメモリ８へ転
送せしめる。
動させて主メモリ２内の送信データＳＤをメモリ８へ転
送せしめる。
■副プロセサ５は、メモリ８内の送信データＳＤを、ｉ
ｌｌ信規約に合わせたフォーマットに組立てる。
ｌｌ信規約に合わせたフォーマットに組立てる。
■フォーマット化の終了後、副プロセサ５は、回線制御
部６に制御を渡し、なお送信データが主メモリ２に在る
ときには、上記■及び０項の処理（データの転送）を行
う。
部６に制御を渡し、なお送信データが主メモリ２に在る
ときには、上記■及び０項の処理（データの転送）を行
う。
■回線制御部６は、メモリ８内の送信データＳＤの回線
９への送出を終了すると、送信完了を知らせる割込み用
の情報１０を副プロセサ５へ送る。
９への送出を終了すると、送信完了を知らせる割込み用
の情報１０を副プロセサ５へ送る。
■副プロセサ５は、この情報１０を受けると、現在実行
中の処理を中断し、送信に関わる緊急処理（送信ステー
タスの５ＡＶＥ、メモリ８の更新等）を実行する。そし
て、この割込み処理の完了後、中断していた処理の実行
を再開する。
中の処理を中断し、送信に関わる緊急処理（送信ステー
タスの５ＡＶＥ、メモリ８の更新等）を実行する。そし
て、この割込み処理の完了後、中断していた処理の実行
を再開する。
■このようなデータ送信（ｌブロック単位）が完了する
と、副プロセサ５は、主プロセサ１に処理完了を通知す
る。
と、副プロセサ５は、主プロセサ１に処理完了を通知す
る。
次に受信制御動作を説明する。
■回線制御部６は、回線９からデータＲＤを受信すると
、これをメモリ８に格納したのち、受信完了を知らせる
割込用の情報１１を発する。
、これをメモリ８に格納したのち、受信完了を知らせる
割込用の情報１１を発する。
■副プロセサ５は、この情報１１を受けると、実行中の
処理を中断し、受信に関する処理（受信ステータスの５
ＡＶＥ、受信バッファの更新など）及び次の受信フレー
ム用のバッファの用意を行う。
処理を中断し、受信に関する処理（受信ステータスの５
ＡＶＥ、受信バッファの更新など）及び次の受信フレー
ム用のバッファの用意を行う。
この処理の終了後、中断していた処理を再開する。
■副プロセサ５は、受信データＲＤを含む受信フレーム
が正常であるか否かをチェックし、正しいとき、受信フ
レームの中から、受信データＲＤ以外の情報（パッド、
チェック情報、データ長等の情報）を削除する。
が正常であるか否かをチェックし、正しいとき、受信フ
レームの中から、受信データＲＤ以外の情報（パッド、
チェック情報、データ長等の情報）を削除する。
■次に副ブロセ＋Ｊ５は、受信データＲＤを、メインイ
ンターフェイスのフォーマットに組立てたのち、ＤＭＡ
制御部７を起動させ、メモリ８内の受信データＲＤを主
メモリ２へ転送する。
ンターフェイスのフォーマットに組立てたのち、ＤＭＡ
制御部７を起動させ、メモリ８内の受信データＲＤを主
メモリ２へ転送する。
■転送終了後、副プロセサ５は、主プロセサ１に、受信
完了を通知する。
完了を通知する。
上記の如く、送受信制御において、副プロセサ５に対し
、割込みが発生する。
、割込みが発生する。
以上で明らかなように、副プロセサ５に対する緊急の割
込みが発生するが、この割込みに対する処理が、所定時
間内に処理されないと、送受信の際のステータス情報の
５ＡＶＥ、或いは受信時に、連続フレームを、スムーズ
に受信できない等の問題点があった。
込みが発生するが、この割込みに対する処理が、所定時
間内に処理されないと、送受信の際のステータス情報の
５ＡＶＥ、或いは受信時に、連続フレームを、スムーズ
に受信できない等の問題点があった。
第１図は本発明の原理ブロック図である。本発明は、
主処理装置１、主記憶部２及び制御装置３が共通バス４
で結ばれ、制御装置３による主記憶部２とのデータ転送
がＤＭＡ制御部７を介して制御されるシステムにおいて
、 Ｄ Ｍ Ａ ｆｔ＋制御部７による主記憶部２とのデー
タ転送時間と副処理装置５による処理時間との比を決定
する信号２３を発生ずる信号発生手段１５及び該信号２
３を選択するｉ！沢手段１３を有するＤＭＡ制御部７と
、 制御用情報１０又は１１を発する制御手段２２を有する
回線制御部６ とを制御装置３に備えている。
で結ばれ、制御装置３による主記憶部２とのデータ転送
がＤＭＡ制御部７を介して制御されるシステムにおいて
、 Ｄ Ｍ Ａ ｆｔ＋制御部７による主記憶部２とのデー
タ転送時間と副処理装置５による処理時間との比を決定
する信号２３を発生ずる信号発生手段１５及び該信号２
３を選択するｉ！沢手段１３を有するＤＭＡ制御部７と
、 制御用情報１０又は１１を発する制御手段２２を有する
回線制御部６ とを制御装置３に備えている。
通信回線９によるデータ送受信時に、回線制御部６が副
処理装置５に割込みをかける際、回線制御部６は制御用
情報ＩＯ又は１１を副処理装置５及びＤＭＡ制御部７へ
送信することにより、ＤＭＡサイクルを抑制すると共に
副処理装置５は、選択手段１３により選択された信号２
３による定まる時間サイクルで、割込処理を実行する。
処理装置５に割込みをかける際、回線制御部６は制御用
情報ＩＯ又は１１を副処理装置５及びＤＭＡ制御部７へ
送信することにより、ＤＭＡサイクルを抑制すると共に
副処理装置５は、選択手段１３により選択された信号２
３による定まる時間サイクルで、割込処理を実行する。
以下、本発明を図面によって説明する。第２図第３図及
び第５図は本発明の一実施例を説明するブロック図、第
４図及び第６図は本発明の一実施例を説明するタイムチ
ャートである。
び第５図は本発明の一実施例を説明するブロック図、第
４図及び第６図は本発明の一実施例を説明するタイムチ
ャートである。
第２図における送受信制御動作は、従来と同一なので、
その説明は省略する。本発明は、回線制御部６が割込み
用の情報１０又は１１を発した際、これを副プロセサ５
へ送ると共にＤＭＡ制御部７へも送ることにより、バス
割当時間を制御しうるように図ったものである。
その説明は省略する。本発明は、回線制御部６が割込み
用の情報１０又は１１を発した際、これを副プロセサ５
へ送ると共にＤＭＡ制御部７へも送ることにより、バス
割当時間を制御しうるように図ったものである。
第３図は、第２図におけるチャネル装置３の部分ブロッ
ク図である。なおりＭＡ制御部７は、ＤＭＡリクエスト
発生回路１２以外の回路を省略しである。
ク図である。なおりＭＡ制御部７は、ＤＭＡリクエスト
発生回路１２以外の回路を省略しである。
第３図において、ＤＭＡリクエスト発生回路１２には、
３つの信号発生部Ｇ ｏ’ 、 Ｇ ＋及びＧ２と、セ
レクタ１３と、ＤＭＡシーケンス回路１４とが設けられ
ている。信号発生部Ｇ０は、ｄｕｔｙ ｃｙｃｉｅが１
対１の信号Ｓ０を発し、また信号発生部Ｇ。
３つの信号発生部Ｇ ｏ’ 、 Ｇ ＋及びＧ２と、セ
レクタ１３と、ＤＭＡシーケンス回路１４とが設けられ
ている。信号発生部Ｇ０は、ｄｕｔｙ ｃｙｃｉｅが１
対１の信号Ｓ０を発し、また信号発生部Ｇ。
は、ｄｕｔｙ ｃｙｃｌｅが１対２の信号Ｓ、を発し、
さらに信号発生部Ｇｔは、ｄｕｔｙ ｃｙｃｌｅが１対
３の信号Ｓ２を発する。
さらに信号発生部Ｇｔは、ｄｕｔｙ ｃｙｃｌｅが１対
３の信号Ｓ２を発する。
通信モードＡの場合、信号発生部Ｇ０からの信号Ｓ０が
セレクタ１３によって選択されＤＭＡシーケンス回路１
４へ送られる。従ってｄｕｔｙ ｃｙｃｌｅｌ対１の信
号Ｓ０がＤＭＡシーケンス回路１４に入力されるので、
副プロセサ５による処理時間Ｔ。
セレクタ１３によって選択されＤＭＡシーケンス回路１
４へ送られる。従ってｄｕｔｙ ｃｙｃｌｅｌ対１の信
号Ｓ０がＤＭＡシーケンス回路１４に入力されるので、
副プロセサ５による処理時間Ｔ。
と、ＤＭＡＩＩ？１１部の処理時間Ｔ２とは、第４図ｆ
ａ）及び（ｂｌの通常モードＡに示す如＜Ｔ＋−Ｔｚで
ある。
ａ）及び（ｂｌの通常モードＡに示す如＜Ｔ＋−Ｔｚで
ある。
第４図において、時刻ｔ１に、回線制御部６から割込用
の情報１０ （又は１１）が発生した場合、これを受け
たセレクタ１３は、この情報に応じた信号発生部（例え
ば）０２を選択する。従って信号Ｓ ｚ （ｄｕｔｙ
ｃｙｃｌｅが１対３の信号）がＤＭＡシーケンス回路
１４へ送られるので、第４図（ａｌに示す如く、時計ｔ
１以降の割込みモードＢでは、割込処理時間Ｔ、は、通
常の処理時間Ｔ２の３倍の時間が割当てられることにな
る。なお時刻ｔ、に、割込処理が完了すると、再びＴ
Ｉ”Ｔアの通常モード八に戻る。第４図（Ｃ）はモード
の切替状態を示すものである。
の情報１０ （又は１１）が発生した場合、これを受け
たセレクタ１３は、この情報に応じた信号発生部（例え
ば）０２を選択する。従って信号Ｓ ｚ （ｄｕｔｙ
ｃｙｃｌｅが１対３の信号）がＤＭＡシーケンス回路
１４へ送られるので、第４図（ａｌに示す如く、時計ｔ
１以降の割込みモードＢでは、割込処理時間Ｔ、は、通
常の処理時間Ｔ２の３倍の時間が割当てられることにな
る。なお時刻ｔ、に、割込処理が完了すると、再びＴ
Ｉ”Ｔアの通常モード八に戻る。第４図（Ｃ）はモード
の切替状態を示すものである。
第５図は、ＤＭＡリクエスト発生回路１２内のセレクタ
１３及び信号発生部１５の具体的な動作を説明するブロ
ック図、また第６図はタイムチャートである。
１３及び信号発生部１５の具体的な動作を説明するブロ
ック図、また第６図はタイムチャートである。
第５図には計数値保持用のレジスタＲＯ＋Ｒ１及びＲ１
が設けられており、本計数値カウント後に１回のＤＭＡ
要求が発生ずる。なお割込レベルは２レベルとし、レジ
スタＲ０は通常モード用であり、レジスタＲ１及びＲ２
は、それぞれ割込レベルＢｌ及びＢｚ用である。レジス
タＲｏ、Ｒ＋及びＲ，にば、通常チャネルの初期設定時
に副プロセサ５から計数値Ｃｏ、Ｃ＋及びＣ２を送って
、それぞれのレジスタにセットしておく。また選択信号
ＳＬＯ，ＳＬ、及びＳ Ｌ ｚは、計数値のセント時に
レジスタＲｏ、Ｒ＋及びＲ２をセレクトする信号である
。
が設けられており、本計数値カウント後に１回のＤＭＡ
要求が発生ずる。なお割込レベルは２レベルとし、レジ
スタＲ０は通常モード用であり、レジスタＲ１及びＲ２
は、それぞれ割込レベルＢｌ及びＢｚ用である。レジス
タＲｏ、Ｒ＋及びＲ，にば、通常チャネルの初期設定時
に副プロセサ５から計数値Ｃｏ、Ｃ＋及びＣ２を送って
、それぞれのレジスタにセットしておく。また選択信号
ＳＬＯ，ＳＬ、及びＳ Ｌ ｚは、計数値のセント時に
レジスタＲｏ、Ｒ＋及びＲ２をセレクトする信号である
。
一方レジスタ１６及び１７は、割込原因ランチ用のレジ
スタであり、レジスタ１６は割込情Ｉｌｌ ＩＮＴ、に
よって、またレジスタ１７は割込情報ＩＮ Ｔ ｚによ
ってセットされる。なお割込レベルはｌＮＴｌ ＜ Ｉ
ＮＴＺ とする。そしてこのセットされた割込情＠［Ｎ
Ｔ、及びＩＮＴ２はレベル判定回路１８へ送られると共
に割込処理終了後、副プロセサにより当該する割込レヘ
ルリセノト信号Ｒ３Ｔ＋ 、或いはＲＳ Ｔ ｔにてリ
セットされる。
スタであり、レジスタ１６は割込情Ｉｌｌ ＩＮＴ、に
よって、またレジスタ１７は割込情報ＩＮ Ｔ ｚによ
ってセットされる。なお割込レベルはｌＮＴｌ ＜ Ｉ
ＮＴＺ とする。そしてこのセットされた割込情＠［Ｎ
Ｔ、及びＩＮＴ２はレベル判定回路１８へ送られると共
に割込処理終了後、副プロセサにより当該する割込レヘ
ルリセノト信号Ｒ３Ｔ＋ 、或いはＲＳ Ｔ ｔにてリ
セットされる。
レベル判定回路１８は、通常モード（即ち、割込みの無
い状態）では信号Ｉ０を出力するので、これによりＤＭ
Ａサイクル同期化回路１９から選ＪＲｋ 号ハルスＬ０
が出力され、これによりレジスタＲ０にセットされた計
数値ｃ０がカウンタ２０へ送られる。
い状態）では信号Ｉ０を出力するので、これによりＤＭ
Ａサイクル同期化回路１９から選ＪＲｋ 号ハルスＬ０
が出力され、これによりレジスタＲ０にセットされた計
数値ｃ０がカウンタ２０へ送られる。
尚、選択信号パルス（Ｌｏ、Ｌ＋、Ｌｚ ）は割込みレ
ベルの変化時及び計数値のカウント終了後発生する。
ベルの変化時及び計数値のカウント終了後発生する。
カウンタ２０は、計数値保持レジスタ（ＲＯ，ＲＩＲＺ
）よりロードされた計数値をクロックパルスＣＬにより
カウントするカウンタレジスタであり、レジスタＲｏか
らの計数値Ｃ０で定まる値をカウント完了すると信号Ｓ
０を発生する。即ちｄｕｔｙｃｙｃｌｅが１対ｌの信号
Ｓ０を出力する。この信号Ｓ０は、ゲート２１からＤＭ
Ａシーケンス回路Ｉ４（第２図及び第３図参照）へ送ら
れる。なおゲート２１は、ＤＭＡ起動起動信号Ｓ上り開
となる。
）よりロードされた計数値をクロックパルスＣＬにより
カウントするカウンタレジスタであり、レジスタＲｏか
らの計数値Ｃ０で定まる値をカウント完了すると信号Ｓ
０を発生する。即ちｄｕｔｙｃｙｃｌｅが１対ｌの信号
Ｓ０を出力する。この信号Ｓ０は、ゲート２１からＤＭ
Ａシーケンス回路Ｉ４（第２図及び第３図参照）へ送ら
れる。なおゲート２１は、ＤＭＡ起動起動信号Ｓ上り開
となる。
υ１込みが発生すると、割込情報Ｉ ＮＴ、又はｒＮＴ
、に応じ、レベル判定回路１８は、それぞれ信号Ｉｔ又
はＩ２を出力する。これを受けたＤＭＡサイクル同期化
回路１９は、信号■１のときは選択信号パルスＬ、を、
また信号１ｔのときは選択信号パルスＬ２を出力する。
、に応じ、レベル判定回路１８は、それぞれ信号Ｉｔ又
はＩ２を出力する。これを受けたＤＭＡサイクル同期化
回路１９は、信号■１のときは選択信号パルスＬ、を、
また信号１ｔのときは選択信号パルスＬ２を出力する。
選択信号パルスＩ＝ 、はレジスタＲ１を選択し、セッ
ト済みの計数値Ｃ１をカウンタ２０へ送るので、その出
力からはｄｕｔｙ ｃｙｃｌｅが１対２の信号Ｓが出力
される。これに対し、選択信号Ｌ２のときはレジスタＲ
２が選択され、そのセント済みの計数値Ｃ２が、カウン
タ２０へ送られるので、その出力からは、ｄｕｔｙ ｃ
ｙｃｌｅが１対３の信”ｒ’ Ｓ ｚが出力され、これ
がＤＭＡシーケンス回路１４へ送られる。またカウンタ
２０により計数値Ｃ２がカウント完了されると再びＤＭ
Ａサイクル同期化回路１９より選択信号パルスＬ２が発
生し、カウンタ２０は再びカウントを開始する。
ト済みの計数値Ｃ１をカウンタ２０へ送るので、その出
力からはｄｕｔｙ ｃｙｃｌｅが１対２の信号Ｓが出力
される。これに対し、選択信号Ｌ２のときはレジスタＲ
２が選択され、そのセント済みの計数値Ｃ２が、カウン
タ２０へ送られるので、その出力からは、ｄｕｔｙ ｃ
ｙｃｌｅが１対３の信”ｒ’ Ｓ ｚが出力され、これ
がＤＭＡシーケンス回路１４へ送られる。またカウンタ
２０により計数値Ｃ２がカウント完了されると再びＤＭ
Ａサイクル同期化回路１９より選択信号パルスＬ２が発
生し、カウンタ２０は再びカウントを開始する。
第６図は割込レベルがｎレベルのときのバス占有時間を
説明するタイムチャートである。なお割込レベルは、Ｉ
ＮＴ、〜ＴＮＴ、の順で高位となるものとする。
説明するタイムチャートである。なお割込レベルは、Ｉ
ＮＴ、〜ＴＮＴ、の順で高位となるものとする。
時刻ｔ２に割込Ｉ ＮＴ、が発生し、その割込処理を実
行中の時刻【、に、さらに高位レベルの割込ＩＮＴ、が
発生すると、第６図ｆａ）に示す如く、このＩＮＴ、ｌ
の割込処理に移行する。このＴＮＴ。
行中の時刻【、に、さらに高位レベルの割込ＩＮＴ、が
発生すると、第６図ｆａ）に示す如く、このＩＮＴ、ｌ
の割込処理に移行する。このＴＮＴ。
の割込処理が完了した時刻ｔ４には、再びＩ ＮＴ。
の割込処理を再開する。
第６図（Ｃ１にはＤＭＡ制御のサイクルを示し、ＤＭＡ
のバス占有率は、第６図Ｆｄｌに示す如く、割込レベル
が高位となるに従って、減少してゆく。換言すれば、副
プロセサ５の割込処理時間が多く割当てられることにな
る。
のバス占有率は、第６図Ｆｄｌに示す如く、割込レベル
が高位となるに従って、減少してゆく。換言すれば、副
プロセサ５の割込処理時間が多く割当てられることにな
る。
本発明は、回線制御用チャネル装置における割込処理時
間及びＤＭＡによるバス占有時間を制御できるので、高
速通信回線への対応を容易とすると共に、バスの利用効
率を向上する効果をもたらす利点を有する。
間及びＤＭＡによるバス占有時間を制御できるので、高
速通信回線への対応を容易とすると共に、バスの利用効
率を向上する効果をもたらす利点を有する。
第１図は本発明の原理ブロック図
第２図、第３図及び第５図は本発明の一実施例を説明す
るブロック図 第４図及び第６図は本発明の一実施例を説明ず葛タイム
チャート 第７図は従来例を説明するブロック図 図において、 ｌは主処理装置、２は主記憶部、３は制御装置（チャネ
ル装置）、４は共通バス、５は副処理装置、６は回線制
御部、７はＤＭＡ制御部、８はメモリ、９は回線（通信
回線）、１０，１１は制御信号、１２はＤＭＡリクエス
ト発生回路、１３は選択手段（セレクタ）、１４はＤＭ
Ａシーケンス回路、１５は信号発生手段、１６．１７は
レジスタ、１８はレベル判定回路、１９はＤＭＡサイク
ル同期化回路、２０はカウンタ、２１はゲート、２２は
制御手段、２３は信号を示す。 ：ｆ４ニジ月の一実才色例とＪε目万りろフ゛ロツ刀ロ
ー１−５ 口
るブロック図 第４図及び第６図は本発明の一実施例を説明ず葛タイム
チャート 第７図は従来例を説明するブロック図 図において、 ｌは主処理装置、２は主記憶部、３は制御装置（チャネ
ル装置）、４は共通バス、５は副処理装置、６は回線制
御部、７はＤＭＡ制御部、８はメモリ、９は回線（通信
回線）、１０，１１は制御信号、１２はＤＭＡリクエス
ト発生回路、１３は選択手段（セレクタ）、１４はＤＭ
Ａシーケンス回路、１５は信号発生手段、１６．１７は
レジスタ、１８はレベル判定回路、１９はＤＭＡサイク
ル同期化回路、２０はカウンタ、２１はゲート、２２は
制御手段、２３は信号を示す。 ：ｆ４ニジ月の一実才色例とＪε目万りろフ゛ロツ刀ロ
ー１−５ 口
Claims (1)
- 【特許請求の範囲】 主処理装置１、主記憶部２及び制御装置３が共通バス４
で結ばれ、制御装置３による主記憶部２とのデータ転送
がＤＭＡ制御部７を介して制御されるシステムにおいて
、 ＤＭＡ制御部７による主記憶部２とのデータ転送時間と
副処理装置５による処理時間との比を決定する信号２３
を発生する信号発生手段１５及び該信号２３を選択する
選択手段１３を有するＤＭＡ制御部７と、 制御用情報１０又は１１を発する制御手段２２を有する
回線制御部６ とを制御装置３に設け、 通信回線９によるデータ送受信時に、回線制御部６が副
処理装置５に割込みをかける際、回線制御部６は、制御
用情報１０又は１１を副処理装置５及びＤＭＡ制御部７
へ送出することにより、ＤＭＡサイクルを抑制すると共
に副処理装置５は、選択手段１３により選択された信号
２３により定まる時間サイクルで、割込み処理を実行す
ることを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200970A JPS6261142A (ja) | 1985-09-11 | 1985-09-11 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200970A JPS6261142A (ja) | 1985-09-11 | 1985-09-11 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6261142A true JPS6261142A (ja) | 1987-03-17 |
Family
ID=16433346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200970A Pending JPS6261142A (ja) | 1985-09-11 | 1985-09-11 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6261142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9473000B2 (en) | 2012-06-06 | 2016-10-18 | Alstom Renewable Technologies | Rotor for an electric machine and method for retrofit |
-
1985
- 1985-09-11 JP JP60200970A patent/JPS6261142A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9473000B2 (en) | 2012-06-06 | 2016-10-18 | Alstom Renewable Technologies | Rotor for an electric machine and method for retrofit |
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