JPS6261142A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS6261142A JPS6261142A JP60200970A JP20097085A JPS6261142A JP S6261142 A JPS6261142 A JP S6261142A JP 60200970 A JP60200970 A JP 60200970A JP 20097085 A JP20097085 A JP 20097085A JP S6261142 A JPS6261142 A JP S6261142A
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- JP
- Japan
- Prior art keywords
- signal
- dma
- control
- sub
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ci要〕
処理装置、チャネル制御装置及び記憶装置が共通ハスで
結ばれ、記憶装置へのアクセスがDMA(Direct
Memory Access)制御手段により行われ
るシステムにおいて、共通バスおよびメモリの利用時間
の割当てを管理しうるように図った制御方式である。
結ばれ、記憶装置へのアクセスがDMA(Direct
Memory Access)制御手段により行われ
るシステムにおいて、共通バスおよびメモリの利用時間
の割当てを管理しうるように図った制御方式である。
本発明はDMA制御により記憶装置にアクセスするデー
タ転送制御方式の改良に関する。
タ転送制御方式の改良に関する。
処理装置、チャネル制御装置及び記憶装置が共通バスで
結ばれたシステムにおいて、データ送受信時のデータ転
送の効率向上が望まれている。
結ばれたシステムにおいて、データ送受信時のデータ転
送の効率向上が望まれている。
従来例を図によって説明する。第7図は従来例を説明す
るブロック図である。
るブロック図である。
主処理装置(以下プロセサと呼ぶ)l主記憶部(以下主
メモリと呼ぶ)2及びチャネル装置3は、共通バス4で
結ばれている。回線制御用のチャネル装置3は、副処理
装置(以下側プロセサと呼ぶ)5、回線制御部6、DM
A制御部7及びバッファ用のメモリ8を有し、回線9に
結ばれている。以下送受信制御動作を説明する。まず送
信の場合、 ■主プロセサ1は、チャネル装置3に対し送信起動をか
ける。
メモリと呼ぶ)2及びチャネル装置3は、共通バス4で
結ばれている。回線制御用のチャネル装置3は、副処理
装置(以下側プロセサと呼ぶ)5、回線制御部6、DM
A制御部7及びバッファ用のメモリ8を有し、回線9に
結ばれている。以下送受信制御動作を説明する。まず送
信の場合、 ■主プロセサ1は、チャネル装置3に対し送信起動をか
ける。
■これを受けたチャネル装置3は、DMA制御部7を起
動させて主メモリ2内の送信データSDをメモリ8へ転
送せしめる。
動させて主メモリ2内の送信データSDをメモリ8へ転
送せしめる。
■副プロセサ5は、メモリ8内の送信データSDを、i
ll信規約に合わせたフォーマットに組立てる。
ll信規約に合わせたフォーマットに組立てる。
■フォーマット化の終了後、副プロセサ5は、回線制御
部6に制御を渡し、なお送信データが主メモリ2に在る
ときには、上記■及び0項の処理(データの転送)を行
う。
部6に制御を渡し、なお送信データが主メモリ2に在る
ときには、上記■及び0項の処理(データの転送)を行
う。
■回線制御部6は、メモリ8内の送信データSDの回線
9への送出を終了すると、送信完了を知らせる割込み用
の情報10を副プロセサ5へ送る。
9への送出を終了すると、送信完了を知らせる割込み用
の情報10を副プロセサ5へ送る。
■副プロセサ5は、この情報10を受けると、現在実行
中の処理を中断し、送信に関わる緊急処理(送信ステー
タスの5AVE、メモリ8の更新等)を実行する。そし
て、この割込み処理の完了後、中断していた処理の実行
を再開する。
中の処理を中断し、送信に関わる緊急処理(送信ステー
タスの5AVE、メモリ8の更新等)を実行する。そし
て、この割込み処理の完了後、中断していた処理の実行
を再開する。
■このようなデータ送信(lブロック単位)が完了する
と、副プロセサ5は、主プロセサ1に処理完了を通知す
る。
と、副プロセサ5は、主プロセサ1に処理完了を通知す
る。
次に受信制御動作を説明する。
■回線制御部6は、回線9からデータRDを受信すると
、これをメモリ8に格納したのち、受信完了を知らせる
割込用の情報11を発する。
、これをメモリ8に格納したのち、受信完了を知らせる
割込用の情報11を発する。
■副プロセサ5は、この情報11を受けると、実行中の
処理を中断し、受信に関する処理(受信ステータスの5
AVE、受信バッファの更新など)及び次の受信フレー
ム用のバッファの用意を行う。
処理を中断し、受信に関する処理(受信ステータスの5
AVE、受信バッファの更新など)及び次の受信フレー
ム用のバッファの用意を行う。
この処理の終了後、中断していた処理を再開する。
■副プロセサ5は、受信データRDを含む受信フレーム
が正常であるか否かをチェックし、正しいとき、受信フ
レームの中から、受信データRD以外の情報(パッド、
チェック情報、データ長等の情報)を削除する。
が正常であるか否かをチェックし、正しいとき、受信フ
レームの中から、受信データRD以外の情報(パッド、
チェック情報、データ長等の情報)を削除する。
■次に副ブロセ+J5は、受信データRDを、メインイ
ンターフェイスのフォーマットに組立てたのち、DMA
制御部7を起動させ、メモリ8内の受信データRDを主
メモリ2へ転送する。
ンターフェイスのフォーマットに組立てたのち、DMA
制御部7を起動させ、メモリ8内の受信データRDを主
メモリ2へ転送する。
■転送終了後、副プロセサ5は、主プロセサ1に、受信
完了を通知する。
完了を通知する。
上記の如く、送受信制御において、副プロセサ5に対し
、割込みが発生する。
、割込みが発生する。
以上で明らかなように、副プロセサ5に対する緊急の割
込みが発生するが、この割込みに対する処理が、所定時
間内に処理されないと、送受信の際のステータス情報の
5AVE、或いは受信時に、連続フレームを、スムーズ
に受信できない等の問題点があった。
込みが発生するが、この割込みに対する処理が、所定時
間内に処理されないと、送受信の際のステータス情報の
5AVE、或いは受信時に、連続フレームを、スムーズ
に受信できない等の問題点があった。
第1図は本発明の原理ブロック図である。本発明は、
主処理装置1、主記憶部2及び制御装置3が共通バス4
で結ばれ、制御装置3による主記憶部2とのデータ転送
がDMA制御部7を介して制御されるシステムにおいて
、 D M A ft+制御部7による主記憶部2とのデー
タ転送時間と副処理装置5による処理時間との比を決定
する信号23を発生ずる信号発生手段15及び該信号2
3を選択するi!沢手段13を有するDMA制御部7と
、 制御用情報10又は11を発する制御手段22を有する
回線制御部6 とを制御装置3に備えている。
で結ばれ、制御装置3による主記憶部2とのデータ転送
がDMA制御部7を介して制御されるシステムにおいて
、 D M A ft+制御部7による主記憶部2とのデー
タ転送時間と副処理装置5による処理時間との比を決定
する信号23を発生ずる信号発生手段15及び該信号2
3を選択するi!沢手段13を有するDMA制御部7と
、 制御用情報10又は11を発する制御手段22を有する
回線制御部6 とを制御装置3に備えている。
通信回線9によるデータ送受信時に、回線制御部6が副
処理装置5に割込みをかける際、回線制御部6は制御用
情報IO又は11を副処理装置5及びDMA制御部7へ
送信することにより、DMAサイクルを抑制すると共に
副処理装置5は、選択手段13により選択された信号2
3による定まる時間サイクルで、割込処理を実行する。
処理装置5に割込みをかける際、回線制御部6は制御用
情報IO又は11を副処理装置5及びDMA制御部7へ
送信することにより、DMAサイクルを抑制すると共に
副処理装置5は、選択手段13により選択された信号2
3による定まる時間サイクルで、割込処理を実行する。
以下、本発明を図面によって説明する。第2図第3図及
び第5図は本発明の一実施例を説明するブロック図、第
4図及び第6図は本発明の一実施例を説明するタイムチ
ャートである。
び第5図は本発明の一実施例を説明するブロック図、第
4図及び第6図は本発明の一実施例を説明するタイムチ
ャートである。
第2図における送受信制御動作は、従来と同一なので、
その説明は省略する。本発明は、回線制御部6が割込み
用の情報10又は11を発した際、これを副プロセサ5
へ送ると共にDMA制御部7へも送ることにより、バス
割当時間を制御しうるように図ったものである。
その説明は省略する。本発明は、回線制御部6が割込み
用の情報10又は11を発した際、これを副プロセサ5
へ送ると共にDMA制御部7へも送ることにより、バス
割当時間を制御しうるように図ったものである。
第3図は、第2図におけるチャネル装置3の部分ブロッ
ク図である。なおりMA制御部7は、DMAリクエスト
発生回路12以外の回路を省略しである。
ク図である。なおりMA制御部7は、DMAリクエスト
発生回路12以外の回路を省略しである。
第3図において、DMAリクエスト発生回路12には、
3つの信号発生部G o’ 、 G +及びG2と、セ
レクタ13と、DMAシーケンス回路14とが設けられ
ている。信号発生部G0は、duty cycieが1
対1の信号S0を発し、また信号発生部G。
3つの信号発生部G o’ 、 G +及びG2と、セ
レクタ13と、DMAシーケンス回路14とが設けられ
ている。信号発生部G0は、duty cycieが1
対1の信号S0を発し、また信号発生部G。
は、duty cycleが1対2の信号S、を発し、
さらに信号発生部Gtは、duty cycleが1対
3の信号S2を発する。
さらに信号発生部Gtは、duty cycleが1対
3の信号S2を発する。
通信モードAの場合、信号発生部G0からの信号S0が
セレクタ13によって選択されDMAシーケンス回路1
4へ送られる。従ってduty cyclel対1の信
号S0がDMAシーケンス回路14に入力されるので、
副プロセサ5による処理時間T。
セレクタ13によって選択されDMAシーケンス回路1
4へ送られる。従ってduty cyclel対1の信
号S0がDMAシーケンス回路14に入力されるので、
副プロセサ5による処理時間T。
と、DMAII?11部の処理時間T2とは、第4図f
a)及び(blの通常モードAに示す如<T+−Tzで
ある。
a)及び(blの通常モードAに示す如<T+−Tzで
ある。
第4図において、時刻t1に、回線制御部6から割込用
の情報10 (又は11)が発生した場合、これを受け
たセレクタ13は、この情報に応じた信号発生部(例え
ば)02を選択する。従って信号S z (duty
cycleが1対3の信号)がDMAシーケンス回路
14へ送られるので、第4図(alに示す如く、時計t
1以降の割込みモードBでは、割込処理時間T、は、通
常の処理時間T2の3倍の時間が割当てられることにな
る。なお時刻t、に、割込処理が完了すると、再びT
I”Tアの通常モード八に戻る。第4図(C)はモード
の切替状態を示すものである。
の情報10 (又は11)が発生した場合、これを受け
たセレクタ13は、この情報に応じた信号発生部(例え
ば)02を選択する。従って信号S z (duty
cycleが1対3の信号)がDMAシーケンス回路
14へ送られるので、第4図(alに示す如く、時計t
1以降の割込みモードBでは、割込処理時間T、は、通
常の処理時間T2の3倍の時間が割当てられることにな
る。なお時刻t、に、割込処理が完了すると、再びT
I”Tアの通常モード八に戻る。第4図(C)はモード
の切替状態を示すものである。
第5図は、DMAリクエスト発生回路12内のセレクタ
13及び信号発生部15の具体的な動作を説明するブロ
ック図、また第6図はタイムチャートである。
13及び信号発生部15の具体的な動作を説明するブロ
ック図、また第6図はタイムチャートである。
第5図には計数値保持用のレジスタRO+R1及びR1
が設けられており、本計数値カウント後に1回のDMA
要求が発生ずる。なお割込レベルは2レベルとし、レジ
スタR0は通常モード用であり、レジスタR1及びR2
は、それぞれ割込レベルBl及びBz用である。レジス
タRo、R+及びR,にば、通常チャネルの初期設定時
に副プロセサ5から計数値Co、C+及びC2を送って
、それぞれのレジスタにセットしておく。また選択信号
SLO,SL、及びS L zは、計数値のセント時に
レジスタRo、R+及びR2をセレクトする信号である
。
が設けられており、本計数値カウント後に1回のDMA
要求が発生ずる。なお割込レベルは2レベルとし、レジ
スタR0は通常モード用であり、レジスタR1及びR2
は、それぞれ割込レベルBl及びBz用である。レジス
タRo、R+及びR,にば、通常チャネルの初期設定時
に副プロセサ5から計数値Co、C+及びC2を送って
、それぞれのレジスタにセットしておく。また選択信号
SLO,SL、及びS L zは、計数値のセント時に
レジスタRo、R+及びR2をセレクトする信号である
。
一方レジスタ16及び17は、割込原因ランチ用のレジ
スタであり、レジスタ16は割込情Ill INT、に
よって、またレジスタ17は割込情報IN T zによ
ってセットされる。なお割込レベルはlNTl < I
NTZ とする。そしてこのセットされた割込情@[N
T、及びINT2はレベル判定回路18へ送られると共
に割込処理終了後、副プロセサにより当該する割込レヘ
ルリセノト信号R3T+ 、或いはRS T tにてリ
セットされる。
スタであり、レジスタ16は割込情Ill INT、に
よって、またレジスタ17は割込情報IN T zによ
ってセットされる。なお割込レベルはlNTl < I
NTZ とする。そしてこのセットされた割込情@[N
T、及びINT2はレベル判定回路18へ送られると共
に割込処理終了後、副プロセサにより当該する割込レヘ
ルリセノト信号R3T+ 、或いはRS T tにてリ
セットされる。
レベル判定回路18は、通常モード(即ち、割込みの無
い状態)では信号I0を出力するので、これによりDM
Aサイクル同期化回路19から選JRk 号ハルスL0
が出力され、これによりレジスタR0にセットされた計
数値c0がカウンタ20へ送られる。
い状態)では信号I0を出力するので、これによりDM
Aサイクル同期化回路19から選JRk 号ハルスL0
が出力され、これによりレジスタR0にセットされた計
数値c0がカウンタ20へ送られる。
尚、選択信号パルス(Lo、L+、Lz )は割込みレ
ベルの変化時及び計数値のカウント終了後発生する。
ベルの変化時及び計数値のカウント終了後発生する。
カウンタ20は、計数値保持レジスタ(RO,RIRZ
)よりロードされた計数値をクロックパルスCLにより
カウントするカウンタレジスタであり、レジスタRoか
らの計数値C0で定まる値をカウント完了すると信号S
0を発生する。即ちdutycycleが1対lの信号
S0を出力する。この信号S0は、ゲート21からDM
Aシーケンス回路I4(第2図及び第3図参照)へ送ら
れる。なおゲート21は、DMA起動起動信号S上り開
となる。
)よりロードされた計数値をクロックパルスCLにより
カウントするカウンタレジスタであり、レジスタRoか
らの計数値C0で定まる値をカウント完了すると信号S
0を発生する。即ちdutycycleが1対lの信号
S0を出力する。この信号S0は、ゲート21からDM
Aシーケンス回路I4(第2図及び第3図参照)へ送ら
れる。なおゲート21は、DMA起動起動信号S上り開
となる。
υ1込みが発生すると、割込情報I NT、又はrNT
、に応じ、レベル判定回路18は、それぞれ信号It又
はI2を出力する。これを受けたDMAサイクル同期化
回路19は、信号■1のときは選択信号パルスL、を、
また信号1tのときは選択信号パルスL2を出力する。
、に応じ、レベル判定回路18は、それぞれ信号It又
はI2を出力する。これを受けたDMAサイクル同期化
回路19は、信号■1のときは選択信号パルスL、を、
また信号1tのときは選択信号パルスL2を出力する。
選択信号パルスI= 、はレジスタR1を選択し、セッ
ト済みの計数値C1をカウンタ20へ送るので、その出
力からはduty cycleが1対2の信号Sが出力
される。これに対し、選択信号L2のときはレジスタR
2が選択され、そのセント済みの計数値C2が、カウン
タ20へ送られるので、その出力からは、duty c
ycleが1対3の信”r’ S zが出力され、これ
がDMAシーケンス回路14へ送られる。またカウンタ
20により計数値C2がカウント完了されると再びDM
Aサイクル同期化回路19より選択信号パルスL2が発
生し、カウンタ20は再びカウントを開始する。
ト済みの計数値C1をカウンタ20へ送るので、その出
力からはduty cycleが1対2の信号Sが出力
される。これに対し、選択信号L2のときはレジスタR
2が選択され、そのセント済みの計数値C2が、カウン
タ20へ送られるので、その出力からは、duty c
ycleが1対3の信”r’ S zが出力され、これ
がDMAシーケンス回路14へ送られる。またカウンタ
20により計数値C2がカウント完了されると再びDM
Aサイクル同期化回路19より選択信号パルスL2が発
生し、カウンタ20は再びカウントを開始する。
第6図は割込レベルがnレベルのときのバス占有時間を
説明するタイムチャートである。なお割込レベルは、I
NT、〜TNT、の順で高位となるものとする。
説明するタイムチャートである。なお割込レベルは、I
NT、〜TNT、の順で高位となるものとする。
時刻t2に割込I NT、が発生し、その割込処理を実
行中の時刻【、に、さらに高位レベルの割込INT、が
発生すると、第6図fa)に示す如く、このINT、l
の割込処理に移行する。このTNT。
行中の時刻【、に、さらに高位レベルの割込INT、が
発生すると、第6図fa)に示す如く、このINT、l
の割込処理に移行する。このTNT。
の割込処理が完了した時刻t4には、再びI NT。
の割込処理を再開する。
第6図(C1にはDMA制御のサイクルを示し、DMA
のバス占有率は、第6図Fdlに示す如く、割込レベル
が高位となるに従って、減少してゆく。換言すれば、副
プロセサ5の割込処理時間が多く割当てられることにな
る。
のバス占有率は、第6図Fdlに示す如く、割込レベル
が高位となるに従って、減少してゆく。換言すれば、副
プロセサ5の割込処理時間が多く割当てられることにな
る。
本発明は、回線制御用チャネル装置における割込処理時
間及びDMAによるバス占有時間を制御できるので、高
速通信回線への対応を容易とすると共に、バスの利用効
率を向上する効果をもたらす利点を有する。
間及びDMAによるバス占有時間を制御できるので、高
速通信回線への対応を容易とすると共に、バスの利用効
率を向上する効果をもたらす利点を有する。
第1図は本発明の原理ブロック図
第2図、第3図及び第5図は本発明の一実施例を説明す
るブロック図 第4図及び第6図は本発明の一実施例を説明ず葛タイム
チャート 第7図は従来例を説明するブロック図 図において、 lは主処理装置、2は主記憶部、3は制御装置(チャネ
ル装置)、4は共通バス、5は副処理装置、6は回線制
御部、7はDMA制御部、8はメモリ、9は回線(通信
回線)、10,11は制御信号、12はDMAリクエス
ト発生回路、13は選択手段(セレクタ)、14はDM
Aシーケンス回路、15は信号発生手段、16.17は
レジスタ、18はレベル判定回路、19はDMAサイク
ル同期化回路、20はカウンタ、21はゲート、22は
制御手段、23は信号を示す。 :f4ニジ月の一実才色例とJε目万りろフ゛ロツ刀ロ
ー1−5 口
るブロック図 第4図及び第6図は本発明の一実施例を説明ず葛タイム
チャート 第7図は従来例を説明するブロック図 図において、 lは主処理装置、2は主記憶部、3は制御装置(チャネ
ル装置)、4は共通バス、5は副処理装置、6は回線制
御部、7はDMA制御部、8はメモリ、9は回線(通信
回線)、10,11は制御信号、12はDMAリクエス
ト発生回路、13は選択手段(セレクタ)、14はDM
Aシーケンス回路、15は信号発生手段、16.17は
レジスタ、18はレベル判定回路、19はDMAサイク
ル同期化回路、20はカウンタ、21はゲート、22は
制御手段、23は信号を示す。 :f4ニジ月の一実才色例とJε目万りろフ゛ロツ刀ロ
ー1−5 口
Claims (1)
- 【特許請求の範囲】 主処理装置1、主記憶部2及び制御装置3が共通バス4
で結ばれ、制御装置3による主記憶部2とのデータ転送
がDMA制御部7を介して制御されるシステムにおいて
、 DMA制御部7による主記憶部2とのデータ転送時間と
副処理装置5による処理時間との比を決定する信号23
を発生する信号発生手段15及び該信号23を選択する
選択手段13を有するDMA制御部7と、 制御用情報10又は11を発する制御手段22を有する
回線制御部6 とを制御装置3に設け、 通信回線9によるデータ送受信時に、回線制御部6が副
処理装置5に割込みをかける際、回線制御部6は、制御
用情報10又は11を副処理装置5及びDMA制御部7
へ送出することにより、DMAサイクルを抑制すると共
に副処理装置5は、選択手段13により選択された信号
23により定まる時間サイクルで、割込み処理を実行す
ることを特徴とするデータ転送制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60200970A JPS6261142A (ja) | 1985-09-11 | 1985-09-11 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60200970A JPS6261142A (ja) | 1985-09-11 | 1985-09-11 | デ−タ転送制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6261142A true JPS6261142A (ja) | 1987-03-17 |
Family
ID=16433346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60200970A Pending JPS6261142A (ja) | 1985-09-11 | 1985-09-11 | デ−タ転送制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6261142A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9473000B2 (en) | 2012-06-06 | 2016-10-18 | Alstom Renewable Technologies | Rotor for an electric machine and method for retrofit |
-
1985
- 1985-09-11 JP JP60200970A patent/JPS6261142A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9473000B2 (en) | 2012-06-06 | 2016-10-18 | Alstom Renewable Technologies | Rotor for an electric machine and method for retrofit |
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