JP2544225Y2 - マイクロコンピュータのスタートアドレス制御回路 - Google Patents

Description

【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、マイクロコンピュータのスタートアドレス
制御回路に関し、特に、イニシャルリセット時或は所定
のスタンバイ状態の解除時におけるプログラムカウンタ
のスタートアドレスを制御するのに好適な、マイクロコ
ンピュータのスタートアドレス制御回路に関するもので
ある。

（ロ）従来の技術 一般に、電源を投入してマイクロコンピュータをイニ
シャルリセットする場合、ROMのアドレスをアクセスす
るプログラムカウンタ（PC）のスタートアドレスを
「０」番地に指定しなければならず、また所定のスタン
バイ状態を解除してマイクロコンピュータを動作させる
場合、前記プログラムカウンタのスタートアドレスを、
マイクロコンピュータを動作させるのに必要な番地に指
定しなければならない。そこで従来は、マイクロコンピ
ュータがイニシャルリセット状態であるのか或はスタン
バイ解除状態であるのかを、ソフト処理によって判断
し、これによってプログラムカウンタのスタートアドレ
スの指定を制御していた。

（ハ）考案が解決しようとする課題 しかしながら前記従来の技術の場合、前記ソフト処理
のためのプログラムが必要となることから、プログラム
ステップ数が増加してしまい、これよりプログラマーの
負担が重くなると共にプログラムが煩雑になってしまう
等の問題点があった。

（ニ）課題を解決するための手段 本考案は、前記問題点を解決するために為されたもの
であり、所定電圧を積分する第１の時定数回路と、該第
１の時定数回路による積分出力が印加される第１の論理
回路と、マイクロコンピュータのスタンバイ状態を解除
する時、前記第１の時定数回路による積分出力をディス
チャージするスイッチ回路と、前記第１の時定数回路よ
り大なる時定数を有し、前記所定電圧を積分する第２の
時定数回路と、該第２の時定数回路による積分出力が印
加される第２の論理回路と、前記第１及び第２の論理回
路による出力レベルを判別し、判別結果に基づきプログ
ラムカウンタのスタートアドレスを制御する判別制御手
段とを備えたことを特徴とする。

（ホ）作用 本考案によれば、マイクロコンピュータのスタンバイ
状態を解除する時、スイッチ回路をオンすることによっ
て、第１の時定数回路による積分出力をディスチャージ
することができ、これより、マイクロコンピュータのス
タンバイ状態解除時或はその他の状態（例えばイニシャ
ルリセット時）の夫々において、プログラムカウンタの
スタートアドレスの指定を制御することが可能となる。

（ヘ）実施例 本考案の詳細な図示の実施例により具体的に説明す
る。

第１図において、（１）はマイクロコンピュータであ
り、該マイクロコンピュータ（１）にはリセット端子
（２）及びリセット補助端子（３）が設けられている。
（４）（５）は第１の時定数回路を構成する抵抗及びコ
ンデンサであり、該抵抗（４）の抵抗値R₁及び該コンデ
ンサ（５）の容量C₁で定まる時定数によって、電圧Ｖが
積分される。前記抵抗（４）及び前記コンデンサ（５）
の接続点は前記リセット端子（２）と外部接続されてお
り、前記第１の時定数回路による積分出力▲▼
（リセット信号）が前記リセット端子（２）に印加され
る。（６）はスイッチであり、該スイッチ（６）は、前
記マイクロコンピュータ（１）のスタンバイ状態を解除
する時に一時的にオンされ、前記第１時定数回路による
積分出力をディスチャージするものである。（７）
（８）は第２の時定数回路を構成する抵抗及びコンデン
サであり、該抵抗（７）の抵抗値R₂及び該コンデンサ
（８）の容量C₂で定まる時定数によって、前記電圧Ｖが
積分される。前記抵抗（７）及び前記コンデンサ（８）
の接続点は前記リセット補助端子（３）と外部接続され
る為、前記第２の時定数回路による積分出力▲▼は
前記リセット補助端子（３）に印加される。尚、第２の
時定数回路の時定数は第１の時定数回路の時定数よりも
大に設定されているものとする。

前記マイクロコンピュータ（１）内部において、
（９）はシュミットインバータ（第１の論理回路）であ
り、該シュミットインバータ（９）には前記第１の時定
数回路による積分出力▲▼が印加される。同様に
（10）もシュミットインバータ（第２の論理回路）であ
り、該シュミットインバータ（10）には前記第２の時定
数回路による積分出力▲▼が印加される。（11）は
ラッチ回路であり、前記シュミットインバータ（９）出
力がＤ（データ）端子に印加されてラッチされ、Ｑ（出
力）端子からラッチデータRSTが出力される。同様に（1
2）もラッチ回路であり、前記シュミットインバータ（1
0）出力がＤ端子に印加されてラッチされ、Ｑ端子から
ラッチデータDAPが出力される。（13）（14）（15）は
判別制御手段を構成する２個のANDゲート及びインバー
タであり、前記ラッチデータRST,DPAが共に「１」の
時、前記ANDゲート（13）から「１」出力が得られ、ま
た前記ラッチデータRSTが「１」且つ前記ラッチデータD
PAが「０」の時、前記ANDゲート（14）から「１」出力
が得られる様になっている。（16）はプログラムカウン
タであり、前記ANDゲート（13）の「１」出力がIR端子
に印加されると、該プログラムカウンタ（16）はスター
トアドレスとして「０」番地を示すｎ＋１ビットのアド
レスデータPC0〜PCnを出力し、また前記ANDゲート（1
4）の「１」出力がSR端子に印加されると、該プログラ
ムカウンタ（16）は、スタンバイ解除後に実行開始しな
ければならないスタートアドレスを示すｎ＋１ビットの
アドレスデータPC0〜PCnを出力する様になっている。

以下、マイクロコンピュータ（１）をイニシャルリセ
ットする時の第１図の動作を、第２図のタイミングチャ
ートを基に説明する。この場合、スイッチ（６）はオフ
である。

まずマイクロコンピュータ（１）をイニシャルリセッ
トすべく電源が投入され、そして電圧Ｖが立上がってマ
イクロコンピュータ（１）を動作可能な最低電圧Veにま
で達すると、積分出力▲▼はシュミットインバー
タ（９）のスレッショルド電圧V_th1未満であることか
ら、ラッチ回路（11）によるラッチデータRSTは「１」
に立上がる。同時に、積分出力PAもシュミットインバー
タ（10）のスレッショルド電圧V_th2（＝V_th1）未満であ
ることから、ラッチ回路（12）によるラッチデータDPA
も「１」に立上がる。その後、積分出力▲▼がス
レッショルド電圧V_th1まで立上がると、シュミットイン
バータ（９）が反転動作を行なう為、ラッチ回路（11）
によるラッチデータRSTは「０」に立下がる。その後、
時間Ｔ、即ち第１及び第２の時定数回路による時定数の
差で生じる時間を経て、積分出力▲▼がスレッショ
ルド電圧V_th2まで立上がると、シュミットインバータ
（10）が反転動作を行なう為、ラッチ回路（12）による
ラッチデータDPAは「０」に立下がる。従って、ラッチ
データRST,DPAが共に「１」の期間、ANDゲート（13）出
力が「１」となる為、プログラムカウンタ（16）はROM
（図示せず）の「０」番地を示すアドレスデータPC0〜P
Cnを出力し、これより積分出力RSTが立下がると同時に
イニシャルリセットのプログラムが実行されることにな
る。尚、この時、第２の時定数回路の時定数が第１の時
定数回路の時定数よりも大きい為、ラッチデータRSTが
「１」の時にラッチデータDPAが「０」になることはあ
り得ず、ゆえにイニシャルリセット時にプログラムカウ
ンタ（16）のSR端子入力は常に「０」であり、プログラ
ムカウンタ（16）からはスタートアドレスとして「０」
番地を示すアドレスデータが確実に出力されることにな
る。

次にマイクロコンピュータ（１）のスタンバイ状態を
解除する時の第１図の動作を、第３図のタイミングチャ
ートを基に説明する。

スタンバイ状態においては電圧Ｖは定常状態である
為、積分出力▲▼，▲▼は共に「１」であ
る。そしてスタンバイ状態を解除するために時刻t₀にお
いてスイッチ（６）をオンすると、コンデンサ（５）に
チャージされた電荷がスイッチ（６）を介してディスチ
ャージされることから、積分出力▲▼は時刻t₀で
瞬時に「０」に立下がり、ラッチデータRSTは「１」に
立上がる。その後、積分出力▲▼がスレッショル
ド電圧V_th1まで立上がると、前述と同様にしてラッチデ
ータRSTは「０」に立下がる。従って、ラッチデータRST
が「１」且つラッチデータDPAが「０」になる期間、AND
ゲート（14）出力が「１」になる為、プログラムカウン
タ（16）はスタンバイ状態解除後に実行が必要なスター
トアドレスを示すアドレスデータPC0〜PCnを出力し、こ
れより積分出力▲▼が立下がると同時にスタンバ
イ解除後のプログラムが実行されることになる。尚、ラ
ッチデータRSTの「１」期間に、ラッチデータDPAは常に
「０」である為、スタンバイ状態解除時にプログラムカ
ウンタ（16）のIR端子に「１」が印加されることはな
く、スタンバイ解除後のプログラムが正常に実行される
ことになる。

（ト）考案の効果 本考案によれば、マイクロコンピュータのスタンバイ
状態解除時或はその他の状態の夫々において、プログラ
ムカウンタのスタートアドレスの指定を、ソフト処理す
ることなく確実に制御でき、これよりプログラムを簡単
化できると共にプログラマーの負担が軽減される等の利
点が得られる。

【図面の簡単な説明】

第１図は本考案の一実施例を示す回路図、第２図及び第
３図は第１図の各部波形を示すタイミングチャートであ
る。 （１）……マイクロコンピュータ、（４）（７）……抵
抗、（５）（８）……コンデンサ、（６）……スイッ
チ、（９）（10）……シュミットインバータ、（13）
（14）……ANDゲート、（15）……インバータ、（16）
……プログラムカウンタ。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】所定電圧を積分する第１の時定数回路と、 該第１の時定数回路による積分出力が印加される第１の
   論理回路と、 マイクロコンピュータのスタンバイ状態を解除する時、
   前記第１の時定数回路による積分出力をディスチャージ
   するスイッチ回路と、 前記第１の時定数回路より大なる時定数を有し、前記所
   定電圧を積分する第２の時定数回路と、 該第２の時定数回路による積分出力が印加される第２の
   論理回路と、 前記第１及び第２の論理回路による出力レベルを判別
   し、判別結果に基づきプログラムカウンタのスタートア
   ドレスを制御する判別制御手段と、 を備えたことを特徴とするマイクロコンピュータのスタ
   ートアドレス制御回路。