JPH0362599A - 表面実装用集積回路パッケージの実装方法 - Google Patents
表面実装用集積回路パッケージの実装方法Info
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- JPH0362599A JPH0362599A JP1196996A JP19699689A JPH0362599A JP H0362599 A JPH0362599 A JP H0362599A JP 1196996 A JP1196996 A JP 1196996A JP 19699689 A JP19699689 A JP 19699689A JP H0362599 A JPH0362599 A JP H0362599A
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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- H05K3/3452—Solder masks
Landscapes
- Supply And Installment Of Electrical Components (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｑ Ｆ Ｐ （Ｑｕａｄ Ｆｌａｄ Ｐａｃ
ｋａｇｅ）などの狭ピツチリードの表面実装用ＩＣ（集
積回路）パッケージに係り、特にそれをプリント配線板
に実装する場合における実装方法に関するものである。
ｋａｇｅ）などの狭ピツチリードの表面実装用ＩＣ（集
積回路）パッケージに係り、特にそれをプリント配線板
に実装する場合における実装方法に関するものである。
（従来の技術）
従来、このような分野の技術としては、例えば以下に示
すようなものがあった。
すようなものがあった。
第３図はかかる従来の集積回路パッケージの平面図、第
４図は第３図のＡ−Ａ線断面図、第５図は従来のプリン
ト配線板の電極部の平面図である。
４図は第３図のＡ−Ａ線断面図、第５図は従来のプリン
ト配線板の電極部の平面図である。
これらの図に示すように、ＱＦＰ等の狭ピツチリードの
表面実装用ＩＣパッケージ１をプリント配線板に実装す
る場合、Ｑ Ｆ Ｐ ＩＪ−ド２に対応するプリント配
線板３上のフットプリント４の周りに施すソルダレジス
トは、フットプリント４間に塗布せずに、フットプリン
ト４全体を大きく囲んだソルダレジスト５により処理す
るようにしていた。
表面実装用ＩＣパッケージ１をプリント配線板に実装す
る場合、Ｑ Ｆ Ｐ ＩＪ−ド２に対応するプリント配
線板３上のフットプリント４の周りに施すソルダレジス
トは、フットプリント４間に塗布せずに、フットプリン
ト４全体を大きく囲んだソルダレジスト５により処理す
るようにしていた。
（発明が解決しようとする課題）
しかし、以上述べた従来の方法では、導体間電位差と導
体間間隙を満足させるＱＦＰリード２のピッチは、０．
８ ｒｍ程度が限界であり、それ以下では長期的電気絶
縁性を満足させることができないという問題があった。
体間間隙を満足させるＱＦＰリード２のピッチは、０．
８ ｒｍ程度が限界であり、それ以下では長期的電気絶
縁性を満足させることができないという問題があった。
これに対して、プリント配線板３のソフトプリント４を
細かくし、導体間間隙を満足させるという方法が考えら
れるが、フンドブリント４を細かくすると、フットプリ
ント４と基材との密着性が低下し、ＩＣパッケージの保
持性及び接続性の長期的な保証が困難となる等の問題が
あった。
細かくし、導体間間隙を満足させるという方法が考えら
れるが、フンドブリント４を細かくすると、フットプリ
ント４と基材との密着性が低下し、ＩＣパッケージの保
持性及び接続性の長期的な保証が困難となる等の問題が
あった。
また、第６図に示すように、フットプリント４上にクリ
ーム半田６を塗布し、リフローを行うと、ガス７が発生
するが、そのガス流路が形威されず、ガス７がフットプ
リント４上のソルダにシスト５によって形威される窪み
に溜まるために、ＱＦＰリード２浮きが生じ、半田接合
が十分に行われないといった問題があった。
ーム半田６を塗布し、リフローを行うと、ガス７が発生
するが、そのガス流路が形威されず、ガス７がフットプ
リント４上のソルダにシスト５によって形威される窪み
に溜まるために、ＱＦＰリード２浮きが生じ、半田接合
が十分に行われないといった問題があった。
本発明は、フットプリントとプリント配線板との密着性
が低下し、ＩＣパッケージの保持性及び接続性の長期的
な保証が困難となる等の問題点を除去し、導体間電位差
と導体間間隙を満足でき、しかも、長期的電気絶縁性及
び接続性の優れた表面実装用集積回路パッケージの実装
方法を提供することを目的とする。
が低下し、ＩＣパッケージの保持性及び接続性の長期的
な保証が困難となる等の問題点を除去し、導体間電位差
と導体間間隙を満足でき、しかも、長期的電気絶縁性及
び接続性の優れた表面実装用集積回路パッケージの実装
方法を提供することを目的とする。
（課題を解決するための手段）
本発明は、上記目的を遠戚するために、プリント配線板
に形威されるフットプリントに集積回路パンケージを接
続固定する表面実装用集積回路パンケージの実装方法に
おいて、前記フットプリント周囲をソルダレジストでコ
ーティングし、前記集積回路パッケージのリードの面積
より広い面積を露出させ、その露出部にクリーム半田を
塗布し、ガス流路を確保しながら半田付けするようにし
たものである。
に形威されるフットプリントに集積回路パンケージを接
続固定する表面実装用集積回路パンケージの実装方法に
おいて、前記フットプリント周囲をソルダレジストでコ
ーティングし、前記集積回路パッケージのリードの面積
より広い面積を露出させ、その露出部にクリーム半田を
塗布し、ガス流路を確保しながら半田付けするようにし
たものである。
（作用）
本発明によれば、上記のように、狭ピツチリードのＱＦ
Ｐ等の表面実装用ＩＣパッケージを実装するプリント配
線板において、フットプリント周囲をソルダレジストで
コーティングし、集積回路パッケージのリードの面積よ
り広い面積を露出させ、その露出部にクリーム半田を塗
布し、ガス流路を確保しながら半田付けするようにした
ので、フットプリント間の電気接続性及びフットプリン
トのプリント配線板との密着性、更に配線の接続性を向
上させることができる。
Ｐ等の表面実装用ＩＣパッケージを実装するプリント配
線板において、フットプリント周囲をソルダレジストで
コーティングし、集積回路パッケージのリードの面積よ
り広い面積を露出させ、その露出部にクリーム半田を塗
布し、ガス流路を確保しながら半田付けするようにした
ので、フットプリント間の電気接続性及びフットプリン
トのプリント配線板との密着性、更に配線の接続性を向
上させることができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示すプリント配線板上に形威
されるフットプリントの平面図、第２図はそのフットプ
リントと集積回路パッケージの接続固定状態を示す断面
図である。
されるフットプリントの平面図、第２図はそのフットプ
リントと集積回路パッケージの接続固定状態を示す断面
図である。
この実施例においては、まず、第１図に示すように、プ
リント配線板１０上にフットプリント１１を形威し、そ
のフットプリン目１の一定周囲にソルダレジスト１２を
塗布し、その境界をソルダレジストクリアランス（ソル
ダレジストの境界）１３とする。
リント配線板１０上にフットプリント１１を形威し、そ
のフットプリン目１の一定周囲にソルダレジスト１２を
塗布し、その境界をソルダレジストクリアランス（ソル
ダレジストの境界）１３とする。
次に、ソルダレジストクリアランス１３の内側にクリー
ム半田１４を塗布する。
ム半田１４を塗布する。
次いで、そのクリーム半田１４上に集積回路パッケージ
のり一ド１５をセットし、リフローを行うことにより、
前記リード１５とフットプリント１１とを接続固定する
。その場合、ソルダレジスト１２が塗布されない面積が
前記リード１５の面積よりも広くなるように設定し、リ
フロー時にはガス流路１６を形威しながら半田接合を行
うことにより、リード浮きが発生することなく、良好な
接続固定を行うことができる。
のり一ド１５をセットし、リフローを行うことにより、
前記リード１５とフットプリント１１とを接続固定する
。その場合、ソルダレジスト１２が塗布されない面積が
前記リード１５の面積よりも広くなるように設定し、リ
フロー時にはガス流路１６を形威しながら半田接合を行
うことにより、リード浮きが発生することなく、良好な
接続固定を行うことができる。
第７図は本発明の他の実施例を示すプリント配線板上に
形威されるフットプリントの平面図、第８図はそのフッ
トプリントと集積回路パッケージの接続固定状態を示す
断面図である。
形威されるフットプリントの平面図、第８図はそのフッ
トプリントと集積回路パッケージの接続固定状態を示す
断面図である。
本実施例においては、まず、第７図に示すように、プリ
ント配線板２０上にフットプリント２１を形威し、その
フットプリント２１の一定周囲にソルダレジスト２２を
塗布し、その境界をソルダレジストクリアランス２３と
する。この場合、集積回路パッケージのり一ド２５の寸
法はフットプリント２１の寸法と略一致するようになっ
ているので、ガス流路２６を確保するために、フットプ
リント２１の延長方向に更にソルダレジスト２２が塗布
されない領域２３ａを設けるようにしている。
ント配線板２０上にフットプリント２１を形威し、その
フットプリント２１の一定周囲にソルダレジスト２２を
塗布し、その境界をソルダレジストクリアランス２３と
する。この場合、集積回路パッケージのり一ド２５の寸
法はフットプリント２１の寸法と略一致するようになっ
ているので、ガス流路２６を確保するために、フットプ
リント２１の延長方向に更にソルダレジスト２２が塗布
されない領域２３ａを設けるようにしている。
次に、ソルダレジストクリアランス２３の内側にクリー
ム半田２４を塗布する。
ム半田２４を塗布する。
次いで、そのクリーム半田２４上に集積回路パッケージ
のり一ド２５をセットし、リフローを行うことにより、
前記リード２５とフットプリント２１とを接続固定する
。その場合、リフロー時にはガス流路２６を形成しなが
ら半田接合を行うことにより、リード浮きが発生するこ
となく、良好な接続固定を行うことができる。
のり一ド２５をセットし、リフローを行うことにより、
前記リード２５とフットプリント２１とを接続固定する
。その場合、リフロー時にはガス流路２６を形成しなが
ら半田接合を行うことにより、リード浮きが発生するこ
となく、良好な接続固定を行うことができる。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。
うな効果を奏することができる。
（１）ＱＦＰ等の狭ピツチリードの表面実装用ＩＣパッ
ケージを実装するプリント配線板において、ソルダレジ
ストを塗布する条件で、導体間間隙を満足させるフット
プリント幅及びソルダレジスト塗布幅を設定するように
しているので、フットプリント間の長期電気絶縁性を確
保することができる。
ケージを実装するプリント配線板において、ソルダレジ
ストを塗布する条件で、導体間間隙を満足させるフット
プリント幅及びソルダレジスト塗布幅を設定するように
しているので、フットプリント間の長期電気絶縁性を確
保することができる。
（２）フットプリント周囲にソルダレジストを塗布した
ことにより、フンドブリントと基材との密着性が向上す
ると共に、フットプリントと配線接続部の断線防止を図
ることができる。
ことにより、フンドブリントと基材との密着性が向上す
ると共に、フットプリントと配線接続部の断線防止を図
ることができる。
（３）フットプリント導体間の絶縁距離が長くなること
により、半田ブリッジを減少させることができる。
により、半田ブリッジを減少させることができる。
第１図は本発明の実施例を示すプリント配線板上に形成
されるフットプリントの平面図、第２図はそのフットプ
リントと集積回路パッケージの接続固定状態を示す断面
図、第３図は従来の集積回路パッケージの平面図、第４
図は第３図のＡ−Ａ線断面図、第５図は従来のプリント
配線板の電極部の平面図、第６図は従来技術の問題点を
説明する断面図、第７図は本発明の他の実施例を示すプ
リント配線板上に形成されるフットプリントの平面図、
第８図はそのフットプリントと集積回路パッケージの接
続固定状態を示す断面図である。 １０、２０・・・プリント配線板、１１．２１・・・フ
ットプリン）、１２．２２・・・ソルダレジスト、１３
．２３・・・ソルダレジストクリアランス、１４．２４
・・・クリーム半田、１５゜２５・・・集積回路パッケ
ージのリード、１６２６・・・ガス流路。 特許出瀬人 沖電気工業株式会社
されるフットプリントの平面図、第２図はそのフットプ
リントと集積回路パッケージの接続固定状態を示す断面
図、第３図は従来の集積回路パッケージの平面図、第４
図は第３図のＡ−Ａ線断面図、第５図は従来のプリント
配線板の電極部の平面図、第６図は従来技術の問題点を
説明する断面図、第７図は本発明の他の実施例を示すプ
リント配線板上に形成されるフットプリントの平面図、
第８図はそのフットプリントと集積回路パッケージの接
続固定状態を示す断面図である。 １０、２０・・・プリント配線板、１１．２１・・・フ
ットプリン）、１２．２２・・・ソルダレジスト、１３
．２３・・・ソルダレジストクリアランス、１４．２４
・・・クリーム半田、１５゜２５・・・集積回路パッケ
ージのリード、１６２６・・・ガス流路。 特許出瀬人 沖電気工業株式会社
Claims (1)
- 【特許請求の範囲】 プリント配線板に形成されるフットプリントに集積回
路パッケージを接続固定する表面実装用集積回路パッケ
ージの実装方法において、 （ａ）前記集積回路パッケージのリードの面積より広い
面積が露出するように前記フットプリント周囲をソルダ
レジストでコーティングし、 （ｂ）前記フットプリントの露出部にクリーム半田を塗
布し、 （ｃ）ガス流路を確保しながら半田付けすることを特徴
とする表面実装用集積回路パッケージの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196996A JPH0362599A (ja) | 1989-07-31 | 1989-07-31 | 表面実装用集積回路パッケージの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196996A JPH0362599A (ja) | 1989-07-31 | 1989-07-31 | 表面実装用集積回路パッケージの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362599A true JPH0362599A (ja) | 1991-03-18 |
Family
ID=16367094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196996A Pending JPH0362599A (ja) | 1989-07-31 | 1989-07-31 | 表面実装用集積回路パッケージの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815919A (en) * | 1994-08-03 | 1998-10-06 | International Business Machines Corporation | Process for producing an interconnect structure on a printed-wiring board |
-
1989
- 1989-07-31 JP JP1196996A patent/JPH0362599A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5815919A (en) * | 1994-08-03 | 1998-10-06 | International Business Machines Corporation | Process for producing an interconnect structure on a printed-wiring board |
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