JPH0340432A - 半導体装置 - Google Patents
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- JPH0340432A JPH0340432A JP1265314A JP26531489A JPH0340432A JP H0340432 A JPH0340432 A JP H0340432A JP 1265314 A JP1265314 A JP 1265314A JP 26531489 A JP26531489 A JP 26531489A JP H0340432 A JPH0340432 A JP H0340432A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積された半導体装置を製造する方法及びそ
の結果製造される構造体に関するものであり、特に、シ
リコンへのセルフ・アライン（自己整合）された配線接
点並びにサブ・ミクロンの接点と接点及び配線と配線と
の間隔を達成するセルフ・アラインされた配線のプロセ
スであって、接点間の絶縁が１ミクロン若しくはそれ以
下の誘電体物質のパターンとなっているものに関する。
の結果製造される構造体に関するものであり、特に、シ
リコンへのセルフ・アライン（自己整合）された配線接
点並びにサブ・ミクロンの接点と接点及び配線と配線と
の間隔を達成するセルフ・アラインされた配線のプロセ
スであって、接点間の絶縁が１ミクロン若しくはそれ以
下の誘電体物質のパターンとなっているものに関する。
半導体集積回路は過去１０年間に実質的な集積度の向上
を遂げてきた。しかしながら、マイクロプロセッサ及び
ミニコンピユータのような新しい適用に対してスイッチ
ング速度が高速になりまた装置が小さくなるに連れて、
増々複雑さの要求が増してきている。半導体製造技術に
おいては他ならぬ能動領域が、リソグラフィ技術の微細
ラインを生じまた適用されてきている。リングラフィ・
プロセスにかいては最近までほとんどもっばら光が用い
られてきた。しかしながら、光学的な分解能の制限によ
り、ライン幅をさらに進歩させることは大変困難になっ
ている。ライン幅をさらに減少するための技術のうち最
も重要で且つ多才なものは、電子ビーム及びＸ線の露光
プロセスである。
を遂げてきた。しかしながら、マイクロプロセッサ及び
ミニコンピユータのような新しい適用に対してスイッチ
ング速度が高速になりまた装置が小さくなるに連れて、
増々複雑さの要求が増してきている。半導体製造技術に
おいては他ならぬ能動領域が、リソグラフィ技術の微細
ラインを生じまた適用されてきている。リングラフィ・
プロセスにかいては最近までほとんどもっばら光が用い
られてきた。しかしながら、光学的な分解能の制限によ
り、ライン幅をさらに進歩させることは大変困難になっ
ている。ライン幅をさらに減少するための技術のうち最
も重要で且つ多才なものは、電子ビーム及びＸ線の露光
プロセスである。
リソグラフィの問題及びそれらの可能な解決策が、刊行
物＠Ｈ１ｇｈ ５ｐｅｅｄ ＭＯ８ＦＥＴＣｉｒｃ
ｕｉｔｓ Ｕｓｉｎｇ ＡｄｖａｎｃｅｄＬｉ
ｔｈｏｇｒａｐｈｙ ｐｕｂｌｉｓｈｅｄ ｉ
ｎ ｔｈｅＣｏｍｐｕｔｅｒ、第９巻、第２号、１９
７６年２月、第３１頁乃至第３７頁の著者り、Ｌ、Ｃｒ
ｉｔｃｈｌｏｗにより、より詳細に述べられている。上
記刊行物にかいては、Ｘ線及び電子ビームのリングラフ
ィに関して実質的な装置のコスト及び複雑さが述べられ
ている。
物＠Ｈ１ｇｈ ５ｐｅｅｄ ＭＯ８ＦＥＴＣｉｒｃ
ｕｉｔｓ Ｕｓｉｎｇ ＡｄｖａｎｃｅｄＬｉ
ｔｈｏｇｒａｐｈｙ ｐｕｂｌｉｓｈｅｄ ｉ
ｎ ｔｈｅＣｏｍｐｕｔｅｒ、第９巻、第２号、１９
７６年２月、第３１頁乃至第３７頁の著者り、Ｌ、Ｃｒ
ｉｔｃｈｌｏｗにより、より詳細に述べられている。上
記刊行物にかいては、Ｘ線及び電子ビームのリングラフ
ィに関して実質的な装置のコスト及び複雑さが述べられ
ている。
標準のフォトリソグラフィ技術を進めそして電子ビーム
若しくはＸ線のりソグラフイのようなより高価で複雑な
技術の必要を避けることにより、１ミクロン若しくはそ
れ以下の範囲の狭いライン幅を得るために、代わりの努
力がなされてきた。
若しくはＸ線のりソグラフイのようなより高価で複雑な
技術の必要を避けることにより、１ミクロン若しくはそ
れ以下の範囲の狭いライン幅を得るために、代わりの努
力がなされてきた。
このような技術は、Ｈ，Ｂ、Ｐｏｇｇｅ著、ＩＢＭＴｅ
ｃｈｎｉｃａｌ Ｄｉａｅｌｏｓｕｒ＊ Ｂｕ
ｌｌ＠ｔｉｎの第６巻、１９７６年、１１月、＠Ｎａｒ
ｒｏｗＬｉｎｅ Ｗｉｄｔｈｓ Ｍａｓｋｉｎｇ
Ｍｅｔｈｏｄ”に述べられている。この方法は後で一
酸化される多孔性シリコンの使用を含む。他の技術がＳ
、入。
ｃｈｎｉｃａｌ Ｄｉａｅｌｏｓｕｒ＊ Ｂｕ
ｌｌ＠ｔｉｎの第６巻、１９７６年、１１月、＠Ｎａｒ
ｒｏｗＬｉｎｅ Ｗｉｄｔｈｓ Ｍａｓｋｉｎｇ
Ｍｅｔｈｏｄ”に述べられている。この方法は後で一
酸化される多孔性シリコンの使用を含む。他の技術がＳ
、入。
Ａｂｂａｓ等著、ＩＢＭ ＴｅｃｈｎｉｃａｌＤｉｓ
ｃｌｏａｕｒｅ Ｂｕｌｌｅｔｉｎの第２０巻、第４
号、１９７７年９月、第１３７６頁乃至第１３７８頁に
述べられている。このＴＤＢには、多結晶シリコンの形
成にかいて、窒化シリコンのような酸化障壁物質の中間
マスクを最初に用いることにより、マスクになる層をマ
スクする多結晶シリコンの使用が述べられている。この
技術により約２ミクロンメータ以下のライン幅が得られ
る。
ｃｌｏａｕｒｅ Ｂｕｌｌｅｔｉｎの第２０巻、第４
号、１９７７年９月、第１３７６頁乃至第１３７８頁に
述べられている。このＴＤＢには、多結晶シリコンの形
成にかいて、窒化シリコンのような酸化障壁物質の中間
マスクを最初に用いることにより、マスクになる層をマ
スクする多結晶シリコンの使用が述べられている。この
技術により約２ミクロンメータ以下のライン幅が得られ
る。
Ｔ、Ｎ、Ｊａｃｋｓｏｎ等著、” Ａ Ｎｏｖｅｌ
Ｓｕｂ−ｍｉｃｒｏｎ Ｆａｂｒｉｃａｔｉｏｎ
Ｔｅｃｈｎｉｑｕｅｉｎ ｔｈｅ Ｍａｒｃｈ
１９８０ ｐｕｂｌｉｃａｔｉｏｎＳｓｍｉａｏｎｄ
ｕｃｔｏｒ Ｉｎｔｅｒｎａｔｉｏｎａｌ第７７頁乃
至第８３頁には、電子ビームのりソグラフィを必要とし
ないがしかし選択的な端部メツキ技術（ｅｄｇｅ ｐ
ｌａｔｉｎｇ ｔｅｃｈｎｉｑｕｅ ）を用いたサブ
・ミクロンのライン幅及び装置を製造する方法が述べら
れている。英国特許第２００３（５６０号公報（１９７
９年３月１４日発行）は、例えば基板上に金属の領域を
付着し、そして単一方向性のプラズマ食刻技術を用いる
ことにより狭い金属のストライプを形成する方法を述べ
ている。
Ｓｕｂ−ｍｉｃｒｏｎ Ｆａｂｒｉｃａｔｉｏｎ
Ｔｅｃｈｎｉｑｕｅｉｎ ｔｈｅ Ｍａｒｃｈ
１９８０ ｐｕｂｌｉｃａｔｉｏｎＳｓｍｉａｏｎｄ
ｕｃｔｏｒ Ｉｎｔｅｒｎａｔｉｏｎａｌ第７７頁乃
至第８３頁には、電子ビームのりソグラフィを必要とし
ないがしかし選択的な端部メツキ技術（ｅｄｇｅ ｐ
ｌａｔｉｎｇ ｔｅｃｈｎｉｑｕｅ ）を用いたサブ
・ミクロンのライン幅及び装置を製造する方法が述べら
れている。英国特許第２００３（５６０号公報（１９７
９年３月１４日発行）は、例えば基板上に金属の領域を
付着し、そして単一方向性のプラズマ食刻技術を用いる
ことにより狭い金属のストライプを形成する方法を述べ
ている。
これらの上記技術は基板上に狭いラインを形成する方法
を示しているが、しかし正確にしかも効果的に半導体基
板内の能動装置素子に接触させるのにどのようにそれら
が用いられることになるのかがはつきりしていないので
、半導体装置の製造にかいてそれらの成功する使用につ
いての全体的な解決を欠いている。さらに、第１レベル
の配線の平坦性及びそのレベルにおける配線の適当な導
電性の問題が存在する。米国特許第４０８３０９８号公
報は、絶縁された基板上に多数の接近した間隔であるが
しかし空気で分離された導電性の層をつくる方法を開示
している。しかし、それは、導電層を支える絶縁体の下
のシリコン基体へのオーミック接続を示していない。
を示しているが、しかし正確にしかも効果的に半導体基
板内の能動装置素子に接触させるのにどのようにそれら
が用いられることになるのかがはつきりしていないので
、半導体装置の製造にかいてそれらの成功する使用につ
いての全体的な解決を欠いている。さらに、第１レベル
の配線の平坦性及びそのレベルにおける配線の適当な導
電性の問題が存在する。米国特許第４０８３０９８号公
報は、絶縁された基板上に多数の接近した間隔であるが
しかし空気で分離された導電性の層をつくる方法を開示
している。しかし、それは、導電層を支える絶縁体の下
のシリコン基体へのオーミック接続を示していない。
特願昭５４−１３０９１９号明細書及び特願昭５４−１
３０９４２号明細書は、実質的に水平な表面及び実質的
に垂直な表面を有する領域をシリコン基体上に形成する
ことを含む、例えば半導体基体上のサブミクロンの領域
のような狭く規定された領域を形成するための技術を開
示している。
３０９４２号明細書は、実質的に水平な表面及び実質的
に垂直な表面を有する領域をシリコン基体上に形成する
ことを含む、例えば半導体基体上のサブミクロンの領域
のような狭く規定された領域を形成するための技術を開
示している。
非常に狭い寸法の層が、実質的に水平及び実質的に垂直
な両表面上に形成される。垂直な層は実質的にそのまま
にして釦いて水平な層を実質的に除去する反応性イオン
食刻が、層に適用される。垂直な層の寸法は、適用した
層の最初の厚さに依存して調整される。これらの特許出
願はさらに重要なことに、種々の型の集積回路構造体に
対する半導体装置製造プロセスにおいて、この狭くされ
た寸法の領域を用いる技術を述べている。
な両表面上に形成される。垂直な層は実質的にそのまま
にして釦いて水平な層を実質的に除去する反応性イオン
食刻が、層に適用される。垂直な層の寸法は、適用した
層の最初の厚さに依存して調整される。これらの特許出
願はさらに重要なことに、種々の型の集積回路構造体に
対する半導体装置製造プロセスにおいて、この狭くされ
た寸法の領域を用いる技術を述べている。
高密度集積回路における主要な問題は、半導体集積回路
中の種々の素子及び装置への電気接点である。集積回路
内の非常に数多くの装置を接続するために、２乃至４程
度の多重レベル配線又はそれ以上のレベルの配線を有す
ることが、しばしば必要となる。配線のこれらのレベル
は互いに分離されなければならない。この多層構造は、
リングラフィ・プロセスのステップに逆の影響を及ぼし
そしてリソグラフィ処理される層の不完全な露光により
構造体に欠陥を結果として生じる平坦性の問題を有して
いる。さらに問題は、種々のレベルに釦ける配線の導電
性を含む。最近は、米国特許第３７５０２６８号及び第
３９８４８２２号の公報に示されているような、非常に
ドープされた多結晶のシリコンを導電層として使用する
ことにより、これらの問題の解決がなされてきた。しか
しながら、装置密度が増加してきたので、渣だ、装置間
の分離や、半導体装置に接続する荷に第１のレベルの配
線に訃ける導電性や、半導体集積回路中の装置素子への
配線のレベルの位置合せを含む問題が残っている。
中の種々の素子及び装置への電気接点である。集積回路
内の非常に数多くの装置を接続するために、２乃至４程
度の多重レベル配線又はそれ以上のレベルの配線を有す
ることが、しばしば必要となる。配線のこれらのレベル
は互いに分離されなければならない。この多層構造は、
リングラフィ・プロセスのステップに逆の影響を及ぼし
そしてリソグラフィ処理される層の不完全な露光により
構造体に欠陥を結果として生じる平坦性の問題を有して
いる。さらに問題は、種々のレベルに釦ける配線の導電
性を含む。最近は、米国特許第３７５０２６８号及び第
３９８４８２２号の公報に示されているような、非常に
ドープされた多結晶のシリコンを導電層として使用する
ことにより、これらの問題の解決がなされてきた。しか
しながら、装置密度が増加してきたので、渣だ、装置間
の分離や、半導体装置に接続する荷に第１のレベルの配
線に訃ける導電性や、半導体集積回路中の装置素子への
配線のレベルの位置合せを含む問題が残っている。
本発明の目的は、１ミクロン若しくはそれ以下の程度の
厚さを有する略矩形状断面の誘電体物質のパターンを用
いることにより、セルフ・アラインされた配線物質とシ
リコンの接点並びにミクロン乃至サブ・ミクロンの接点
と接点及び配線と配線の間隔を達成する、セルフ・アラ
インされた配線のプロセスを提供することである。この
プロセスの結果、実質的に平らな構造が得られる。第１
レベルの配線は、アルミニウム、アルミニウムー鋼、ポ
リシリコン等のような所望の配線物質である。
厚さを有する略矩形状断面の誘電体物質のパターンを用
いることにより、セルフ・アラインされた配線物質とシ
リコンの接点並びにミクロン乃至サブ・ミクロンの接点
と接点及び配線と配線の間隔を達成する、セルフ・アラ
インされた配線のプロセスを提供することである。この
プロセスの結果、実質的に平らな構造が得られる。第１
レベルの配線は、アルミニウム、アルミニウムー鋼、ポ
リシリコン等のような所望の配線物質である。
好ましくはシリコン基体のような単結晶半導体上に狭い
寸法に規定された誘電体領域のパターンを有する集積回
路を形成する方法は、シリコン基体を準備しそして基体
の主表面に第１の絶縁層を形成することを含む。それか
らポリシリコン層が第１の絶縁層の上に形成される。結
果として、実質的に水平な表面及び実′質的に垂直な表
面を有する構造体を生じる方向性の反応性イオン食刻を
用いて、ポリシリコン層に開孔が形成される。それから
第２の絶縁層が、上記実質的に水平な表面及び上記実質
的に垂直な表面の両方の上に付着される。第２の絶縁層
の厚さは、好壕しくはシリコン基体のような半導体上に
最終的に形成されることになる狭く寸法が規定される誘
電体領域の所望の幅に等しいと良い。構造体は、第２の
絶縁層が水平な表面から実質的に取り除かれ、そしてポ
リシリコンの垂直な領域上の絶縁層には実質的な影響を
与えない、反応性イオン食刻の雰囲気中に置かれる。そ
れから残っているポリシリコン領域は、シリコン基体表
面上に自動的に立っている狭い寸法の誘電体領域を残す
食刻により、除去される。
寸法に規定された誘電体領域のパターンを有する集積回
路を形成する方法は、シリコン基体を準備しそして基体
の主表面に第１の絶縁層を形成することを含む。それか
らポリシリコン層が第１の絶縁層の上に形成される。結
果として、実質的に水平な表面及び実′質的に垂直な表
面を有する構造体を生じる方向性の反応性イオン食刻を
用いて、ポリシリコン層に開孔が形成される。それから
第２の絶縁層が、上記実質的に水平な表面及び上記実質
的に垂直な表面の両方の上に付着される。第２の絶縁層
の厚さは、好壕しくはシリコン基体のような半導体上に
最終的に形成されることになる狭く寸法が規定される誘
電体領域の所望の幅に等しいと良い。構造体は、第２の
絶縁層が水平な表面から実質的に取り除かれ、そしてポ
リシリコンの垂直な領域上の絶縁層には実質的な影響を
与えない、反応性イオン食刻の雰囲気中に置かれる。そ
れから残っているポリシリコン領域は、シリコン基体表
面上に自動的に立っている狭い寸法の誘電体領域を残す
食刻により、除去される。
１つ以上の種々の可能な物質の導電層が、狭い寸法の領
域及びシリコン基体の上に全面付着される。
域及びシリコン基体の上に全面付着される。
導電層が直にシリコン上に形成される場合には、オーミ
ック又はショットキ・バリアの接点がそこに形成され得
る。その表面を平らにするために、フォトレジスト若し
くはポリイミドのようなプラスチック物質がこの導電層
の上に付着される。それから構造体は、狭い寸法の領域
の頂上に達する壕で、導電層が好ましくはプラスチック
層と共に均一に食刻されると良い反応性イオン食刻の雰
囲気中に置かれる。代わりに、プラスチック層が導電層
の先端が現われる所！で除去され、露出した導電層が狭
い誘電体領域が現われる所まで除去され、そして残って
いるプラスチック層が除去される方法もある。狭い寸法
の誘電体分離が導電層の部分を導電層の他の部分から分
離している実質的に平らな導を層を形成するために、残
っているプラスチック物質は除去される。
ック又はショットキ・バリアの接点がそこに形成され得
る。その表面を平らにするために、フォトレジスト若し
くはポリイミドのようなプラスチック物質がこの導電層
の上に付着される。それから構造体は、狭い寸法の領域
の頂上に達する壕で、導電層が好ましくはプラスチック
層と共に均一に食刻されると良い反応性イオン食刻の雰
囲気中に置かれる。代わりに、プラスチック層が導電層
の先端が現われる所！で除去され、露出した導電層が狭
い誘電体領域が現われる所まで除去され、そして残って
いるプラスチック層が除去される方法もある。狭い寸法
の誘電体分離が導電層の部分を導電層の他の部分から分
離している実質的に平らな導を層を形成するために、残
っているプラスチック物質は除去される。
その方法は、バイポーラ・トランジスタ、電界効果トラ
ンジスタ、抵抗体及びショットキ・バリア・ダイオード
等を含む種々の製品を形成するために用いられ得る。こ
れらの構造体は、それらに形成されるこれらの素子を有
する半導体基体への開孔と共に、適当なＰＮ接合、ゲー
ト誘電体及び電極の構造、ＰＮ接点領域を形成するよう
に、前記の方法を適当に変更することにより形成される
。
ンジスタ、抵抗体及びショットキ・バリア・ダイオード
等を含む種々の製品を形成するために用いられ得る。こ
れらの構造体は、それらに形成されるこれらの素子を有
する半導体基体への開孔と共に、適当なＰＮ接合、ゲー
ト誘電体及び電極の構造、ＰＮ接点領域を形成するよう
に、前記の方法を適当に変更することにより形成される
。
導電層の種々の領域を電気的に分離するための狭い寸法
の誘電体パターンを有する導電層は、上記の方法に従っ
て形成される。論理及びメモリの集積回路も、配線層が
適当な導電性を有する高密度の有益な結果を提供するよ
うな方法に従って形成され得る。
の誘電体パターンを有する導電層は、上記の方法に従っ
て形成される。論理及びメモリの集積回路も、配線層が
適当な導電性を有する高密度の有益な結果を提供するよ
うな方法に従って形成され得る。
高密度集積回路構造体は、シリコン基体が主表面に伸び
る装置領域と共にその中に形成されるべき電気装置を有
するように、本発明の技術により製造され得る。二酸化
シリコンの絶縁領域が、互いに電気装置を分離するため
に、シリコン基体中に形成されてきた。狭い寸法の誘電
体領域のパターンは、シリコン基体の主表ｆ上に設けら
れる。
る装置領域と共にその中に形成されるべき電気装置を有
するように、本発明の技術により製造され得る。二酸化
シリコンの絶縁領域が、互いに電気装置を分離するため
に、シリコン基体中に形成されてきた。狭い寸法の誘電
体領域のパターンは、シリコン基体の主表ｆ上に設けら
れる。
狭い寸法の誘電体領域間の間隔を、電気装置の素子への
電気接点が満たす。電気装置への接点は狭い寸法の領域
にセルフ・アラインされる。構造体は実質的に平らであ
る。使用される特定の電気装置は、例えば、バイポーラ
・トランジスタ、電界効果トランジスタ、抵抗体及びシ
ョットキ・ノくリア装置のような公知の種々の装置のう
ちの１つ又は幾くつかである。狭い寸法の領域の最も狭
い幅の寸法は、サブミクロンメータである。構造体は電
子ビーム又はＸ線の技術を用いることなく形成される。
電気接点が満たす。電気装置への接点は狭い寸法の領域
にセルフ・アラインされる。構造体は実質的に平らであ
る。使用される特定の電気装置は、例えば、バイポーラ
・トランジスタ、電界効果トランジスタ、抵抗体及びシ
ョットキ・ノくリア装置のような公知の種々の装置のう
ちの１つ又は幾くつかである。狭い寸法の領域の最も狭
い幅の寸法は、サブミクロンメータである。構造体は電
子ビーム又はＸ線の技術を用いることなく形成される。
第１乃至第６の図を参照することにより、第１及び第２
の図に示された２つの先行技術の構造体が、本発明のセ
ルフ・アラインされた配線の技術によるより小さな構造
体と比較され得る。図は、２．５ミクロンの最小ライン
幅が使用されているノくイポーラ・トランジスタ構造体
を示している。第１乃至第３の図に示されたバイポーラ
・トランジスタの各々は、ＮＰＮトランジスタであり、
Ｐ−基板１０の上に形成されている。同じ番号はこれら
の図面の各々における同じ構造を示す。
の図に示された２つの先行技術の構造体が、本発明のセ
ルフ・アラインされた配線の技術によるより小さな構造
体と比較され得る。図は、２．５ミクロンの最小ライン
幅が使用されているノくイポーラ・トランジスタ構造体
を示している。第１乃至第３の図に示されたバイポーラ
・トランジスタの各々は、ＮＰＮトランジスタであり、
Ｐ−基板１０の上に形成されている。同じ番号はこれら
の図面の各々における同じ構造を示す。
第１図は、誘電体分離を用いているが、これは米国特許
第３６４８１２５号公報及び１９７１年６月７日出願の
米国特許出願通し番号第１５０６０９号明細書を参照す
ることによりさらに良く理解され得る、先行技術の広く
用いられているＮＰＮバイポーラ装置を示す。要約する
と、バイポーラ・トランジスタ装置は、埋設酸化物分離
領域（ＲＯＩ）により誘電体分離されている。ＲＯＩは
、他の同様の領域からバイポーラ・トランジスタを含む
単結晶シリコンの領域を分離する。ペース領域１４はエ
ミッタ領域１６を含む。Ｎ＋コレクタ・リーチ・スルー
領域１８は、Ｐ−基板１０の上に位ｆｌるＮ十エピタキ
シャル層２０と接触する。
第３６４８１２５号公報及び１９７１年６月７日出願の
米国特許出願通し番号第１５０６０９号明細書を参照す
ることによりさらに良く理解され得る、先行技術の広く
用いられているＮＰＮバイポーラ装置を示す。要約する
と、バイポーラ・トランジスタ装置は、埋設酸化物分離
領域（ＲＯＩ）により誘電体分離されている。ＲＯＩは
、他の同様の領域からバイポーラ・トランジスタを含む
単結晶シリコンの領域を分離する。ペース領域１４はエ
ミッタ領域１６を含む。Ｎ＋コレクタ・リーチ・スルー
領域１８は、Ｐ−基板１０の上に位ｆｌるＮ十エピタキ
シャル層２０と接触する。
表面の絶縁体領域２２は、エミッタ電極２４、ペース電
極２５及びコレクタ電極２６を接続することを所望しな
い表面領域から分離するために提供されている。
極２５及びコレクタ電極２６を接続することを所望しな
い表面領域から分離するために提供されている。
多結晶のペース型構造体として知られている第２図の先
行技術の構造体は、米国特許第４１５７２６９号及び第
４１６０９９１号の公報を参照することによりさらに十
分に理解される。要約すると、構造体は、表面の単結晶
シリコン領域を互いに分離し、そしてペース・エミッタ
領域をリーチ・スルー領域から分離する、埋設酸化物分
離領域を含む。第２図の構造体は、ＲＯＩ領域１２がペ
ース・エミッタ領域をエピタキシャル層１９ＯＮ＋リー
チ・スルー領域から分離し、セしてＮＰＮトランジスタ
の素子への表面接点が異なることを除けば、第１図の構
造体と同じである。第１図の装置に釦けるような金属接
点２４．２５．２６というよりもむしろ、ペース領域へ
はポリシリコンの接点３０が存在する。二酸化シリコン
層３２がポリシリコン接点３０上に形成される。トラン
ジスタのエミッタ及びコレクタ・リーチ・スルーの素子
に接触し、オたポリシリコンのペース接点３０に接触す
るために、開孔が二酸化シリコン層３２中に形成される
。接点３４．３５、及び３６が、単一の付着及びリング
ラフィのステップにより、エミッタ、コレクタ・リーチ
・スルー、及びポリシリコンのペースへ各々作らレル。
行技術の構造体は、米国特許第４１５７２６９号及び第
４１６０９９１号の公報を参照することによりさらに十
分に理解される。要約すると、構造体は、表面の単結晶
シリコン領域を互いに分離し、そしてペース・エミッタ
領域をリーチ・スルー領域から分離する、埋設酸化物分
離領域を含む。第２図の構造体は、ＲＯＩ領域１２がペ
ース・エミッタ領域をエピタキシャル層１９ＯＮ＋リー
チ・スルー領域から分離し、セしてＮＰＮトランジスタ
の素子への表面接点が異なることを除けば、第１図の構
造体と同じである。第１図の装置に釦けるような金属接
点２４．２５．２６というよりもむしろ、ペース領域へ
はポリシリコンの接点３０が存在する。二酸化シリコン
層３２がポリシリコン接点３０上に形成される。トラン
ジスタのエミッタ及びコレクタ・リーチ・スルーの素子
に接触し、オたポリシリコンのペース接点３０に接触す
るために、開孔が二酸化シリコン層３２中に形成される
。接点３４．３５、及び３６が、単一の付着及びリング
ラフィのステップにより、エミッタ、コレクタ・リーチ
・スルー、及びポリシリコンのペースへ各々作らレル。
＄３図のバイポーラ・トランジスタ構造体は、第１図及
び第２図のものと比べて、表面の配線及び分離の領域を
除き、同じ番号により示されているように同じ構造をな
す。狭い寸法の誘電体領域４０のパターンは、シリコン
基体の表面上に設けられる。バイポーラ・トランジスタ
のエミッタ、ペース及びコレクタ・リーチ・スルーの素
子への電気接点は、狭い寸法の誘電体領域の間の間隔を
満たしている。エミッタ接点は４２、ペース接点は４３
及びコレクタ・リーチ・スルー接点は４４である。
び第２図のものと比べて、表面の配線及び分離の領域を
除き、同じ番号により示されているように同じ構造をな
す。狭い寸法の誘電体領域４０のパターンは、シリコン
基体の表面上に設けられる。バイポーラ・トランジスタ
のエミッタ、ペース及びコレクタ・リーチ・スルーの素
子への電気接点は、狭い寸法の誘電体領域の間の間隔を
満たしている。エミッタ接点は４２、ペース接点は４３
及びコレクタ・リーチ・スルー接点は４４である。
同じ最小の２．５ミクロンのライン幅が各構造体を製造
するのに用いられたので、装置が比較される。装置のサ
イズは、図中にミクロン単位で示されている。
するのに用いられたので、装置が比較される。装置のサ
イズは、図中にミクロン単位で示されている。
サブコレクタの長さは、第１図の２４．４ミクロンから
第２図の２２．４ ミクロン及び第３図の１６゜８ミク
ロンに減少していることに注意されたい。
第２図の２２．４ ミクロン及び第３図の１６゜８ミク
ロンに減少していることに注意されたい。
また、ベース窓の長さは、第１図の１８．２ミクロンか
ら第２図の１１．７ミクロン及び第３図の９１ミクロン
に減少している。以下の表に、第１乃至第３の図に示さ
れた装置のキーのパラメータを要約する。
ら第２図の１１．７ミクロン及び第３図の９１ミクロン
に減少している。以下の表に、第１乃至第３の図に示さ
れた装置のキーのパラメータを要約する。
表
パラメータ 第１図 第２図 第３図ＣｏＢ（Ｏｖ
にむける）（ｐｆ） ０．０７４ ０．０４５
０．０２９ＣＣ５（ＯＶにかける）（ｐｆ） ０
．０１７ ０．０１７ ０．０１４ＲＢ（１ａＡｉ
”ｊ−４る）（Ｑ） ３９７ ２８３
２５Ｂここで、ＣｏＢはペースに対するコレクタのキ
ャパシタンスであり、Ｃｏ８は基板に対するコレクタの
（分離）キャパシタンスであり、ＲＢはベース抵抗であ
る。負荷電流のスイッチ・エミッタ・フオロフ論理ゲー
ト（ファン・イン＝３、ファン・アウト＝３）のような
高速度回路の装置特性における、上記のような向上の効
果は、論理ゲートの遅延（ピコ秒）が論理ゲート電力（
ミリワット）の関数としてプロットされた第４図に示さ
れている。曲線Ａ１、Ａ２及びＡ３は、第１図に示され
た先行技術により製造さ゛れた装置について、公称の＋
３σ及び−３０の場合の遅延を示している。
にむける）（ｐｆ） ０．０７４ ０．０４５
０．０２９ＣＣ５（ＯＶにかける）（ｐｆ） ０
．０１７ ０．０１７ ０．０１４ＲＢ（１ａＡｉ
”ｊ−４る）（Ｑ） ３９７ ２８３
２５Ｂここで、ＣｏＢはペースに対するコレクタのキ
ャパシタンスであり、Ｃｏ８は基板に対するコレクタの
（分離）キャパシタンスであり、ＲＢはベース抵抗であ
る。負荷電流のスイッチ・エミッタ・フオロフ論理ゲー
ト（ファン・イン＝３、ファン・アウト＝３）のような
高速度回路の装置特性における、上記のような向上の効
果は、論理ゲートの遅延（ピコ秒）が論理ゲート電力（
ミリワット）の関数としてプロットされた第４図に示さ
れている。曲線Ａ１、Ａ２及びＡ３は、第１図に示され
た先行技術により製造さ゛れた装置について、公称の＋
３σ及び−３０の場合の遅延を示している。
一方向線Ｂ１、Ｂ２及びＢ３は、第６図に示された本発
明により製造された装置についての対応する遅延を示す
。
明により製造された装置についての対応する遅延を示す
。
公称の遅延は、それらの公称値に維持された全ての電源
、それらの公称のイメージ・サイズのシリコンにかける
全てのマスク・イメージ、それらの設計値における全て
のプロセス・パラメータ（接合プロフィール等）、及び
５５℃で動作する電流に対応する。３つのシグマ（±３
σ）は、電源及びそれらの動作の限界にそらされた温度
、並びにそれら３つのシグマの限界に静的にそらされた
プロセス・パラメータに対応して、Ａ２、Ａ３、Ｂ２及
びＢ３を限定する。
、それらの公称のイメージ・サイズのシリコンにかける
全てのマスク・イメージ、それらの設計値における全て
のプロセス・パラメータ（接合プロフィール等）、及び
５５℃で動作する電流に対応する。３つのシグマ（±３
σ）は、電源及びそれらの動作の限界にそらされた温度
、並びにそれら３つのシグマの限界に静的にそらされた
プロセス・パラメータに対応して、Ａ２、Ａ３、Ｂ２及
びＢ３を限定する。
曲線が明らかに示しているように、本発明の構造は、結
果として、性能、特にコンピュータ及び他の電子機械が
設計される６σの最悪の場合に釦いての性能の実質的な
向上を生じる。例えば、最悪の場合の遅延は、先行技術
の７．０ミリワツトに釦ける５２４ピコ秒から本発明を
用いた同様の論理ゲートの４．７ミリワツトにかける３
６２ピコ秒１で向上する。電力がＺＯミリワットにかい
て一定に維持されるなら、遅延は３０６ピコ秒まで減少
する。
果として、性能、特にコンピュータ及び他の電子機械が
設計される６σの最悪の場合に釦いての性能の実質的な
向上を生じる。例えば、最悪の場合の遅延は、先行技術
の７．０ミリワツトに釦ける５２４ピコ秒から本発明を
用いた同様の論理ゲートの４．７ミリワツトにかける３
６２ピコ秒１で向上する。電力がＺＯミリワットにかい
て一定に維持されるなら、遅延は３０６ピコ秒まで減少
する。
さて、本発明により構造体を製造するためのある方法の
実施例を示した第５人乃至第５Ｆの各図を参照する。シ
リコン基体５０が準備される。基体５０ば、第５人図で
はＮ型として示されているが、それは適当な単結晶シリ
コン基板の上にＮ型のエピタキシャル層を有するもので
も、又はＮ型の基板自体でも良い。シリコンへのセルフ
・アラインされた配線接点並びにサブ・ミクロンの接点
と接点及び配線と配線の間隔を有する種々の半導体装置
を形成するためのプロセスの適応性を示すために、構造
体１−１ｍ３つの部分へ破断されている。
実施例を示した第５人乃至第５Ｆの各図を参照する。シ
リコン基体５０が準備される。基体５０ば、第５人図で
はＮ型として示されているが、それは適当な単結晶シリ
コン基板の上にＮ型のエピタキシャル層を有するもので
も、又はＮ型の基板自体でも良い。シリコンへのセルフ
・アラインされた配線接点並びにサブ・ミクロンの接点
と接点及び配線と配線の間隔を有する種々の半導体装置
を形成するためのプロセスの適応性を示すために、構造
体１−１ｍ３つの部分へ破断されている。
Ｐ領域５１は、拡散、イオン注入又はエピタキシャル成
長の技術により形成される。最初の絶縁層５２が基体の
主表面上に形成される。この絶縁層は、二酸化シリコン
、窒化シリコン、二酸化アルミニウム等のような、幾く
つかの通常の絶縁体のうちの１つ又はそれらの組合せで
あり得る。ポリシリコン層５３が最初の絶縁層の上に形
成される。
長の技術により形成される。最初の絶縁層５２が基体の
主表面上に形成される。この絶縁層は、二酸化シリコン
、窒化シリコン、二酸化アルミニウム等のような、幾く
つかの通常の絶縁体のうちの１つ又はそれらの組合せで
あり得る。ポリシリコン層５３が最初の絶縁層の上に形
成される。
ポリシリコンの表面に窒化シリコン層５４を形成するた
めに、構造体は好１しくは化学気相付着の雰囲気中に置
かれる。化学気相付着される二酸化シリコン等のような
他の層が、代わりに層５３の上に形成され得る。所望の
領域の上のこの窒化シリコン層５４中に開孔を形成する
ために、標準のフォトリソグラフィ及び食刻の技術が用
いられる。
めに、構造体は好１しくは化学気相付着の雰囲気中に置
かれる。化学気相付着される二酸化シリコン等のような
他の層が、代わりに層５３の上に形成され得る。所望の
領域の上のこの窒化シリコン層５４中に開孔を形成する
ために、標準のフォトリソグラフィ及び食刻の技術が用
いられる。
第５Ａ図に示されているように実質的に水平な表面と実
質的に垂直な表面とを有する構造を結果として生じる反
応性イオン食刻により、開孔がポリシリコン層５３中に
形成される。層５３に対する反応性イオン食刻の条件と
しては、ポリシリコン層５３対窒化シリコン層５４の食
刻比が約１０＝１であることが必要である。第５Ｂ図は
、実質的に水平な表面と実質的に垂直な表面との両方の
上に、第２のコンフォーマル（ｃｏｎｆｏｒｍａｌ）な
層５５が形成された結果を示す。第５Ｂ図の構造体は、
層５５の物質に対する適当な反応性イオン食刻の雰囲気
中に置かれる。層５５が二酸化シリコンの場合には、二
酸化シリコンの食刻では、二酸化シリコン対シリコンの
食刻比が約１０＝１であるような条件が望ましい。二酸
化シリコンが確実に除去されるためには、過剰食刻が必
要であり、乃至は食刻停止表示器が用いられる。反応性
イオン食刻プロセスは、実質的に層５５の水平な部分を
取り除き、第５Ｃ図に示されているシリコ、ン基体の垂
直な表記上に、狭い寸法の誘電体領域５５を提供する。
質的に垂直な表面とを有する構造を結果として生じる反
応性イオン食刻により、開孔がポリシリコン層５３中に
形成される。層５３に対する反応性イオン食刻の条件と
しては、ポリシリコン層５３対窒化シリコン層５４の食
刻比が約１０＝１であることが必要である。第５Ｂ図は
、実質的に水平な表面と実質的に垂直な表面との両方の
上に、第２のコンフォーマル（ｃｏｎｆｏｒｍａｌ）な
層５５が形成された結果を示す。第５Ｂ図の構造体は、
層５５の物質に対する適当な反応性イオン食刻の雰囲気
中に置かれる。層５５が二酸化シリコンの場合には、二
酸化シリコンの食刻では、二酸化シリコン対シリコンの
食刻比が約１０＝１であるような条件が望ましい。二酸
化シリコンが確実に除去されるためには、過剰食刻が必
要であり、乃至は食刻停止表示器が用いられる。反応性
イオン食刻プロセスは、実質的に層５５の水平な部分を
取り除き、第５Ｃ図に示されているシリコ、ン基体の垂
直な表記上に、狭い寸法の誘電体領域５５を提供する。
層５５は、典型的には化学気相付着により形成される。
このコンフォーマルな層ハ、二酸化シリコン、窒化シリ
コン、酸化アルミニウムのような幾くつかの絶縁物質の
うちの１つか又はこれらの物質の組合せである。代わり
に、コンフォーマルな層は、以下に述べられるように絶
縁層に形成される表面を後で有し得るポリシリコンでも
良い。それから第５Ｃ図の構造体は、ｔ／Ｄ図の装置を
形成するために、構造体から全てのポリシリコンを取り
除くために、好壕しくはエチレンジ７ミン、パイロカテ
コール及び水のようなポリシリコンの食刻剤にさらされ
る。もはや、狭い寸法の誘電体領域５６のパターンが、
集積された回路構造体に確立されている。セルフ・アラ
イメントの特徴を維持するために、狭い領域５６につい
ては、ポリシリコンの除去前にドーピングが行なわれる
。この時点で、拡散又はイオン注入が、狭い寸法の誘電
体領域のパターンをそれらのマスクとして用いる通常の
技術によって行なわれる。
コン、酸化アルミニウムのような幾くつかの絶縁物質の
うちの１つか又はこれらの物質の組合せである。代わり
に、コンフォーマルな層は、以下に述べられるように絶
縁層に形成される表面を後で有し得るポリシリコンでも
良い。それから第５Ｃ図の構造体は、ｔ／Ｄ図の装置を
形成するために、構造体から全てのポリシリコンを取り
除くために、好壕しくはエチレンジ７ミン、パイロカテ
コール及び水のようなポリシリコンの食刻剤にさらされ
る。もはや、狭い寸法の誘電体領域５６のパターンが、
集積された回路構造体に確立されている。セルフ・アラ
イメントの特徴を維持するために、狭い領域５６につい
ては、ポリシリコンの除去前にドーピングが行なわれる
。この時点で、拡散又はイオン注入が、狭い寸法の誘電
体領域のパターンをそれらのマスクとして用いる通常の
技術によって行なわれる。
導電性を変えることを望まない領域をブロックするため
に、狭い寸法の領域５６と共に、フォトリングラフィ技
術が用いられる。このように、第５Ｄ図の左側部分のＰ
Ｎ接合は、第５Ｄ図の構造体の右側のＰ十領域と共に形
成される。
に、狭い寸法の領域５６と共に、フォトリングラフィ技
術が用いられる。このように、第５Ｄ図の左側部分のＰ
Ｎ接合は、第５Ｄ図の構造体の右側のＰ十領域と共に形
成される。
種々の装置への配線接点の形成は、第５Ｅ及び第５Ｆの
両図を参照することにより理解される。
両図を参照することにより理解される。
導電層５７の全面付着は、第５Ｅ図に示された構造体を
形成する。導電層５７は、プラスチック層をマスクとし
て用い、反応性イオン食刻、プラズマ食刻又は湿質の化
学食刻を用いて食刻され得る層なら何でも良い。典型的
な物質は、アルミニウム、アルミニウムー銅、クロム−
アルミニウムー銅等である。層は好筐しくは蒸着によシ
、約Ｑ、８乃至１．５ミクロンの厚さに付着されると良
い。導電層の正確な厚さは臨界的ではないが、しかし誘
電体スタッド５６の垂直の寸法及び層５７の厚さは、最
終的な構造体の平坦性を維持するために、公称的には等
しくあるべきである。それから構造体は、フォトレジス
ト又はポリイミドのようなプラスチック物質を適用する
ことによう、平らにされる。
形成する。導電層５７は、プラスチック層をマスクとし
て用い、反応性イオン食刻、プラズマ食刻又は湿質の化
学食刻を用いて食刻され得る層なら何でも良い。典型的
な物質は、アルミニウム、アルミニウムー銅、クロム−
アルミニウムー銅等である。層は好筐しくは蒸着によシ
、約Ｑ、８乃至１．５ミクロンの厚さに付着されると良
い。導電層の正確な厚さは臨界的ではないが、しかし誘
電体スタッド５６の垂直の寸法及び層５７の厚さは、最
終的な構造体の平坦性を維持するために、公称的には等
しくあるべきである。それから構造体は、フォトレジス
ト又はポリイミドのようなプラスチック物質を適用する
ことによう、平らにされる。
この膜の適用は、典型的には、通常のフォトリングラフ
ィ・プロセスに対して通常用いられるスピン・オン技術
によシ行なわれる。プラスチック層についての公称の膜
厚は、層５７のスタッドの高さに約２０％を加えたもの
に等しい。このよう々プラスチック層の形成は、結果と
して、スタッド上には３０００Ａ以下で層５７の下側部
分上には１．２ミクロン以上の厚さの層を生じる。
ィ・プロセスに対して通常用いられるスピン・オン技術
によシ行なわれる。プラスチック層についての公称の膜
厚は、層５７のスタッドの高さに約２０％を加えたもの
に等しい。このよう々プラスチック層の形成は、結果と
して、スタッド上には３０００Ａ以下で層５７の下側部
分上には１．２ミクロン以上の厚さの層を生じる。
さて平らにされた構造体は、反応性イオン食刻の雰囲気
中に置かれる。プラスチック層の約５０００人を除去す
るために、酸素雰囲気中で食刻は行なわれ、こうしてス
タッドでない領域の上に約８００ＯＡのプラスチック層
を残しながら導電層５７の頂上部を露出する。誘電体ス
タッド５６上の層５７の食刻は、湿質化学食刻、プラズ
マ食刻又は反応性イオン食刻を用いて、行なわれる。プ
ラスチック層のうち残された領域は、誘電体スタッド５
６上の導電層５７を除去する間に、導電層５７の下側領
域を°マスク゛するために用いられる。第５Ｆ図は、Ｐ
領域内のＮ領域への接点５８を示す。ＰＮ接合素子への
この接点５８は、第１の絶縁層５２上に設けられた配線
ライン５９及び６０から分離されている。第５Ｆ図の中
央部分には、接点が他の配線ライン６２から分離されて
いるＮｆｉシリコン基体へのショットキ・バリア・ダイ
オードの陽極接点６１が示されている。接点６３及び６
４がＰ領域中のＰ十接点領域へ作られた第５Ｆ図の右側
には、Ｐ十抵抗体が示されている。
中に置かれる。プラスチック層の約５０００人を除去す
るために、酸素雰囲気中で食刻は行なわれ、こうしてス
タッドでない領域の上に約８００ＯＡのプラスチック層
を残しながら導電層５７の頂上部を露出する。誘電体ス
タッド５６上の層５７の食刻は、湿質化学食刻、プラズ
マ食刻又は反応性イオン食刻を用いて、行なわれる。プ
ラスチック層のうち残された領域は、誘電体スタッド５
６上の導電層５７を除去する間に、導電層５７の下側領
域を°マスク゛するために用いられる。第５Ｆ図は、Ｐ
領域内のＮ領域への接点５８を示す。ＰＮ接合素子への
この接点５８は、第１の絶縁層５２上に設けられた配線
ライン５９及び６０から分離されている。第５Ｆ図の中
央部分には、接点が他の配線ライン６２から分離されて
いるＮｆｉシリコン基体へのショットキ・バリア・ダイ
オードの陽極接点６１が示されている。接点６３及び６
４がＰ領域中のＰ十接点領域へ作られた第５Ｆ図の右側
には、Ｐ十抵抗体が示されている。
他の配線ラインの接点が６５に示されている。プラスチ
ック層は酸素灰化法により取り除かれる。
ック層は酸素灰化法により取り除かれる。
プラスチック層の酸素灰化は、酸素雰囲気及び３００乃
至４００ワツトのシステムの電力入力を用いる、商業的
に利用できるたる（ｂａｒｒｅｌ）型のプラズマ食刻装
置内で行なわれる。
至４００ワツトのシステムの電力入力を用いる、商業的
に利用できるたる（ｂａｒｒｅｌ）型のプラズマ食刻装
置内で行なわれる。
第６図は、第５人乃至第５Ｆの図のプロセスにより形成
された、Ｎチャンネルの電界効果トランジスタ構造体を
示す。電界効果トランジスタを作る場合のシリコン基体
５０は、Ｐ型である。大抵の場合には、Ｐ型の基板の上
にエピタキシャル層は形成される必要は全くない。形成
される電界効果トランジスタの装置のための単結晶シリ
コンの分離された領域を形成するために、誘電体分離が
用いられ得る。しかしながら、第６図の装置は、このよ
うな誘電体分離のパターンを示していない。
された、Ｎチャンネルの電界効果トランジスタ構造体を
示す。電界効果トランジスタを作る場合のシリコン基体
５０は、Ｐ型である。大抵の場合には、Ｐ型の基板の上
にエピタキシャル層は形成される必要は全くない。形成
される電界効果トランジスタの装置のための単結晶シリ
コンの分離された領域を形成するために、誘電体分離が
用いられ得る。しかしながら、第６図の装置は、このよ
うな誘電体分離のパターンを示していない。
誘電体分離は、高密度に集積された回路がシリコン基体
中に形成される場合に、用いられる。プロセスは、示さ
れているように第５Ｄ図１で続き、装置のソース及びド
レインとして働らくＮ十領域６７が、拡散又はイオン注
入の技術により形成される。Ｎ＋のソース及びドレイン
のドーピングは、好ましくは側壁の形成前に行なわれる
と良い。最初の絶縁層５２は、ゲート誘電体６８の厚さ
として選択され得るし、又はゲート誘電体６８は、第６
図の構造体中に示されているように、ゲート領域の所望
の厚さに成長され得る。ソース及びドレインの領域への
接点６９を形成し、またゲート電極７０を形成するため
に、第５Ｅ及び第５Ｆの図のプロセ°ス°が用いられ得
る。代わりに、二酸化シリコンの又は窒化シリコン、酸
化アルミニウムのような他の物質と二酸化シリコンとの
組合せのゲート誘電体も、形成され得る。
中に形成される場合に、用いられる。プロセスは、示さ
れているように第５Ｄ図１で続き、装置のソース及びド
レインとして働らくＮ十領域６７が、拡散又はイオン注
入の技術により形成される。Ｎ＋のソース及びドレイン
のドーピングは、好ましくは側壁の形成前に行なわれる
と良い。最初の絶縁層５２は、ゲート誘電体６８の厚さ
として選択され得るし、又はゲート誘電体６８は、第６
図の構造体中に示されているように、ゲート領域の所望
の厚さに成長され得る。ソース及びドレインの領域への
接点６９を形成し、またゲート電極７０を形成するため
に、第５Ｅ及び第５Ｆの図のプロセ°ス°が用いられ得
る。代わりに、二酸化シリコンの又は窒化シリコン、酸
化アルミニウムのような他の物質と二酸化シリコンとの
組合せのゲート誘電体も、形成され得る。
第７Ａ乃至第７Ｇの図及び第８図は、バイポーラ集積回
路を形成するために、セルフ・アラインされた配線のプ
ロセスを用いた実施例を、さらに示す。プロセスは、Ｎ
ＰＮバイポーラ・トランジスタを形成するように、示さ
れている。しかしながら、代わりにＰＮＰ）ランジスタ
も、トランジスタの種々の成分及び関連する領域の極性
を簡単に逆にするだけで形成され得ることは、明らかで
ある。第７人図は、非常に高密度のバイポーラ集積回路
を形成するために用いられることになる、シリコン基体
の非常に拡大された部分を示す。単結晶シリコンのＰ−
基板７１は、その中に形成されたサブコレクタのＮ十拡
散領域７２を有する。
路を形成するために、セルフ・アラインされた配線のプ
ロセスを用いた実施例を、さらに示す。プロセスは、Ｎ
ＰＮバイポーラ・トランジスタを形成するように、示さ
れている。しかしながら、代わりにＰＮＰ）ランジスタ
も、トランジスタの種々の成分及び関連する領域の極性
を簡単に逆にするだけで形成され得ることは、明らかで
ある。第７人図は、非常に高密度のバイポーラ集積回路
を形成するために用いられることになる、シリコン基体
の非常に拡大された部分を示す。単結晶シリコンのＰ−
基板７１は、その中に形成されたサブコレクタのＮ十拡
散領域７２を有する。
それからエピタキシャルのＮ層７３が基板の頂上部に成
長される。これらのプロセスは、例えばＮＰＮバイポー
ラ・トランジスタの形成にかいては、標準のプロセスで
ある。基板は、典型的には、１乃至２０Ω−の程度の抵
抗を有する（１００）結晶方向のシリコン・ウエノ・で
ある。サブコレクタの拡散領域は、典型的には、約１０
原子／ ｃｍ３の表面濃度を有するヒ素を用いて形成
される。層７３を形成□するためのエピタキシャル成長
プロセスは、約１０００℃乃至１２００℃の温度テｓｔ
ｃ−ｇ４／Ｈ２又は５ＩＨ４／Ｈ２の混合物を用いるよ
うな通常の技術である。エピタキシャル成長の間に、Ｎ
十層中のドーパントはエピタキシャル層中へ移動する。
長される。これらのプロセスは、例えばＮＰＮバイポー
ラ・トランジスタの形成にかいては、標準のプロセスで
ある。基板は、典型的には、１乃至２０Ω−の程度の抵
抗を有する（１００）結晶方向のシリコン・ウエノ・で
ある。サブコレクタの拡散領域は、典型的には、約１０
原子／ ｃｍ３の表面濃度を有するヒ素を用いて形成
される。層７３を形成□するためのエピタキシャル成長
プロセスは、約１０００℃乃至１２００℃の温度テｓｔ
ｃ−ｇ４／Ｈ２又は５ＩＨ４／Ｈ２の混合物を用いるよ
うな通常の技術である。エピタキシャル成長の間に、Ｎ
十層中のドーパントはエピタキシャル層中へ移動する。
高密度に集積された回路についてのエピタキシャル層の
厚さは、３ミク０／又はそれ以下の程度である。Ｐ十領
域はまた、埋設二酸化シリコンの分離領域が形成される
ことになっている下の所定領域の基板７１中にも形成さ
れ得る。これらのＰ十領域は表面反転及び電流漏れを防
ぐ。熱的に成長された二酸化シリコン層のようなマスク
（図示されず）が、エピタキシャル層７３の表面に形成
され、適当なフオ） ＩＪソグラフイ及び食刻の技術に
より、マスク開孔がそれらに形成される。
厚さは、３ミク０／又はそれ以下の程度である。Ｐ十領
域はまた、埋設二酸化シリコンの分離領域が形成される
ことになっている下の所定領域の基板７１中にも形成さ
れ得る。これらのＰ十領域は表面反転及び電流漏れを防
ぐ。熱的に成長された二酸化シリコン層のようなマスク
（図示されず）が、エピタキシャル層７３の表面に形成
され、適当なフオ） ＩＪソグラフイ及び食刻の技術に
より、マスク開孔がそれらに形成される。
次の一連のステップは、単結晶シリコンの領域を単結晶
シリコンの他の領域から分離するための分離手段の形成
を含む。分離は、逆バイアスのＰＮ接合、部分的な誘電
体分離若しくは完全な誘電体分離である。用いられる誘
電体物質は、二酸化シリコン、ガラス等である。高密度
に集積された回路にとって好ましい分離は、誘電体分離
である。
シリコンの他の領域から分離するための分離手段の形成
を含む。分離は、逆バイアスのＰＮ接合、部分的な誘電
体分離若しくは完全な誘電体分離である。用いられる誘
電体物質は、二酸化シリコン、ガラス等である。高密度
に集積された回路にとって好ましい分離は、誘電体分離
である。
第７Ａ図は、誘電体領域７５がシリコン基体の単結晶シ
リコン領域を互いに分離し、そして領域７６がコレクタ
・リーチ・スルー領域からペース・エミッタ領域を分離
している部分的な誘電体分離を示している。この型の誘
電体領域を形成する方法は、当分針には多くある。１９
７１年７月７日出願の米国特許出願通し番号第１５０６
０９号又は米国特軒第３５４８１２５号に開示されてい
るプロセスを用いることが好ましい。代わりに、米国特
許第４１０４０８６号に開示されたプロセスを用いるこ
ともできる。上記特許出願及び特許には、領域７５及び
７６についての部分的な誘電体分離を形成するためのプ
ロセスが、詳細に述べられている。
リコン領域を互いに分離し、そして領域７６がコレクタ
・リーチ・スルー領域からペース・エミッタ領域を分離
している部分的な誘電体分離を示している。この型の誘
電体領域を形成する方法は、当分針には多くある。１９
７１年７月７日出願の米国特許出願通し番号第１５０６
０９号又は米国特軒第３５４８１２５号に開示されてい
るプロセスを用いることが好ましい。代わりに、米国特
許第４１０４０８６号に開示されたプロセスを用いるこ
ともできる。上記特許出願及び特許には、領域７５及び
７６についての部分的な誘電体分離を形成するためのプ
ロセスが、詳細に述べられている。
サブコレクタ領域７２へのＮ＋コレクタ・リーチ・スル
ー領域８３は、標準のりソグラフィ、食刻及び拡散又は
イオン注入の技術を用いて、形成される。領域８３は、
典型的には、燐ドーパ／トで形成される。
ー領域８３は、標準のりソグラフィ、食刻及び拡散又は
イオン注入の技術を用いて、形成される。領域８３は、
典型的には、燐ドーパ／トで形成される。
この時点で、標準のリングラフィ、食刻及び拡散又はイ
オン注入の技術と共に二酸化シリコンのマスクキングを
用いて、Ｐ十ペース領域８ｏが形成される。図面に示さ
れているように、ベース領域は誘電体分離に隣接するこ
とが好ましい。それからマスキング及び９７７２７１層
が取υ除かれる。熱的に成長された二酸化シリコン７８
と化学気相付着された窒化シリコン７９との合成層であ
る第１の絶縁層７７が、シリコン基体の表面上に形成さ
れる。この絶縁層は代わりに、二酸化シリコン、窒化シ
リコン、二酸化アルミニウム等のような公知の絶縁物質
のうちの１つ若しくはそれらの組合せでも良い。二酸化
シリコン層７８は、約９２５℃の温度の酸素若しくは酸
素と水蒸気の雰囲気中で、熱的に成長される。二酸化シ
リコンを成長させる第２の方法は、大気圧若しくはそれ
以下の圧力条件における約４５０℃での５ｌＨ４、ｏ２
又は約８００℃の温度における５ｌＨ２ｃ沼２、Ｎ２゜
の化学気相付着プロセスの使用を含む。窒化シリコンの
付着は、通常、以下のプロセス条件を用いる化学気相゛
付着によう形成される。即ち、米国特許第４０８９９９
２号に開示されているようなζ大気圧若しくは低圧の条
件での約８００℃の温度における５ＩＨ４、ＮＨ３及び
Ｎ２のキャリヤ・ガスを用いるものである。
オン注入の技術と共に二酸化シリコンのマスクキングを
用いて、Ｐ十ペース領域８ｏが形成される。図面に示さ
れているように、ベース領域は誘電体分離に隣接するこ
とが好ましい。それからマスキング及び９７７２７１層
が取υ除かれる。熱的に成長された二酸化シリコン７８
と化学気相付着された窒化シリコン７９との合成層であ
る第１の絶縁層７７が、シリコン基体の表面上に形成さ
れる。この絶縁層は代わりに、二酸化シリコン、窒化シ
リコン、二酸化アルミニウム等のような公知の絶縁物質
のうちの１つ若しくはそれらの組合せでも良い。二酸化
シリコン層７８は、約９２５℃の温度の酸素若しくは酸
素と水蒸気の雰囲気中で、熱的に成長される。二酸化シ
リコンを成長させる第２の方法は、大気圧若しくはそれ
以下の圧力条件における約４５０℃での５ｌＨ４、ｏ２
又は約８００℃の温度における５ｌＨ２ｃ沼２、Ｎ２゜
の化学気相付着プロセスの使用を含む。窒化シリコンの
付着は、通常、以下のプロセス条件を用いる化学気相゛
付着によう形成される。即ち、米国特許第４０８９９９
２号に開示されているようなζ大気圧若しくは低圧の条
件での約８００℃の温度における５ＩＨ４、ＮＨ３及び
Ｎ２のキャリヤ・ガスを用いるものである。
さて、ポリシリコンの被膜８２は、例えば、５００乃至
１０００℃の温度範囲の水素雰囲気中でシランを用いる
ことにより、ウェハ全体上に付着される。ポリシリコン
の実施厚は、８０００乃至１５０００Ａであり、１２０
０ＯＡが好ましい。
１０００℃の温度範囲の水素雰囲気中でシランを用いる
ことにより、ウェハ全体上に付着される。ポリシリコン
の実施厚は、８０００乃至１５０００Ａであり、１２０
０ＯＡが好ましい。
厚さが約１ｓｏｏｏ；よりも大きいなら、平坦性の問題
を生じ、且つ高密度の回路チップを製造することを困難
にする。もし厚さが約５００ＯＡよりも小さいなら、誘
電体スタッドの頂上部から導電層を選択的に除去する際
に、スタッドでない領域から導電層が除去されないよう
に制御するのを困難にする。ポリシリコンは第１の絶縁
層７７の上に形成されるので、シリコン基体への電気接
点は何も作られない。
を生じ、且つ高密度の回路チップを製造することを困難
にする。もし厚さが約５００ＯＡよりも小さいなら、誘
電体スタッドの頂上部から導電層を選択的に除去する際
に、スタッドでない領域から導電層が除去されないよう
に制御するのを困難にする。ポリシリコンは第１の絶縁
層７７の上に形成されるので、シリコン基体への電気接
点は何も作られない。
ポリシリコンの表面に窒化シリコン層８４のような第２
の絶縁層を形成するために、構造体は化学気相付着の雰
囲気中に置かれる。エミッタ領域及びコレクタ・リーチ
・スルー領域となるべき領域の上の窒化シリコン層８４
中に開孔を形成するために、標準のフォトリソグラフィ
及び食刻の技術が使用される。代わりに、化学気相付着
された二酸化シリコン、窒化シリコンのような他の物質
又はこれらの物質の組合せが、熱成長された二酸化シリ
コン層の代わりに用いられ得る。第２の絶縁層マスクの
厚さは、典型的には、５ｏｏ乃至２０００Ａである。構
造体は、以下のような条件を典型的には有するポリシリ
コンに対する反応性イオン若しくはプラズマの食刻雰囲
気中に置かれる。
の絶縁層を形成するために、構造体は化学気相付着の雰
囲気中に置かれる。エミッタ領域及びコレクタ・リーチ
・スルー領域となるべき領域の上の窒化シリコン層８４
中に開孔を形成するために、標準のフォトリソグラフィ
及び食刻の技術が使用される。代わりに、化学気相付着
された二酸化シリコン、窒化シリコンのような他の物質
又はこれらの物質の組合せが、熱成長された二酸化シリ
コン層の代わりに用いられ得る。第２の絶縁層マスクの
厚さは、典型的には、５ｏｏ乃至２０００Ａである。構
造体は、以下のような条件を典型的には有するポリシリ
コンに対する反応性イオン若しくはプラズマの食刻雰囲
気中に置かれる。
即ち、例えば、Ｃ−ｅ２−アルゴン若しくはｃｃｉ、−
アルガン、約１０ミクロンの圧力、０．１６ワツト／副
２の電力密度及び１０ＣＣ／分の流量速度のＲ，Ｆ、の
平行プレート構造であって、１９７５年７月９日出願の
米国特許出願通し番号第５９４４１３号及び１９７７年
８月８日出願の米国特許出願通し番号第８２２７７５号
に開示さ１れた装置を用いて行なうことである。反応性
イオン食刻プロセスは、誘電体層７９に達した時に終了
する。ポリシリコンの反応性イオン食刻については、ポ
リシリコン対５ＩＯ２（又はＳ ｉ ３Ｎ４）の食刻速
度の比は１０：１以上である。
アルガン、約１０ミクロンの圧力、０．１６ワツト／副
２の電力密度及び１０ＣＣ／分の流量速度のＲ，Ｆ、の
平行プレート構造であって、１９７５年７月９日出願の
米国特許出願通し番号第５９４４１３号及び１９７７年
８月８日出願の米国特許出願通し番号第８２２７７５号
に開示さ１れた装置を用いて行なうことである。反応性
イオン食刻プロセスは、誘電体層７９に達した時に終了
する。ポリシリコンの反応性イオン食刻については、ポ
リシリコン対５ＩＯ２（又はＳ ｉ ３Ｎ４）の食刻速
度の比は１０：１以上である。
この結果の構造体が、第７Ｂ図に示されている。
この図では、エミッタの窓及びコレクタ・リーチ・スル
ーの窓は、シリコン構造体中に、水平な表面８６及び垂
直な表面８７を有する領域を形成している。コンフォー
マルな層８８が、実質的に水平な表面８６及び実質的に
垂直な表面８７の両方に付着される。この層８８は、典
型的には、化学気相付着により形成される。このコンフ
ォーマルな層は、形成時に電気絶縁体又は絶縁体に変換
され得るようなものでなければならない。それは、二酸
化シリコン、窒化シリコン、酸化アルミニウム、ポリシ
リコンのような幾くつかの絶縁物質のうちの１つか、又
はこれらの物質の組合せである。
ーの窓は、シリコン構造体中に、水平な表面８６及び垂
直な表面８７を有する領域を形成している。コンフォー
マルな層８８が、実質的に水平な表面８６及び実質的に
垂直な表面８７の両方に付着される。この層８８は、典
型的には、化学気相付着により形成される。このコンフ
ォーマルな層は、形成時に電気絶縁体又は絶縁体に変換
され得るようなものでなければならない。それは、二酸
化シリコン、窒化シリコン、酸化アルミニウム、ポリシ
リコンのような幾くつかの絶縁物質のうちの１つか、又
はこれらの物質の組合せである。
この例では、通常の化学気相付着される二酸化シリコン
層が用いられる。
層が用いられる。
第７Ｃ図は、このステップの結果を示す。コンフォーマ
ルな層８８の厚さは、配線と配線とを分離するような装
置の設計目的に対して選択される。
ルな層８８の厚さは、配線と配線とを分離するような装
置の設計目的に対して選択される。
コンフォーマルな層の厚さは、約３０００乃至１厚さは
、用いられる特定の層に依存する。例えば、ポリシリコ
ンの場合には、表面が最終的には酸化されＷので、絶縁
体のコンフォーマルな被膜が初めから付着される場合に
比べて、より薄いポリシリコン層が用いられる。厚さが
１５００ＯＡよりも大きい場合には、より長い食刻時間
が必要である。厚さが５０００Å以下では、隣接する配
線ライン間の容量が大きくなる。第７Ｃ図の構造体は、
層８８の物質に対する適当な反応性イオン食刻の雰囲気
中に置かれる。例えば、二酸化シリコンの食刻に釦いて
は、８１０２：Ｓｔの食刻比が約１０＝１であるような
条件が望ましい。ＳｔＯ□が確実に除去されるためには
過剰食刻が必要であり、乃至は食刻停止表示器が用いら
れる。反応性イオン食刻プロセスは、実質的に層８８の
水平な部分を除去し、第７Ｄ図に示されているようなシ
リコン基体上に狭い寸法の垂直な領域のパターンを提供
する。
、用いられる特定の層に依存する。例えば、ポリシリコ
ンの場合には、表面が最終的には酸化されＷので、絶縁
体のコンフォーマルな被膜が初めから付着される場合に
比べて、より薄いポリシリコン層が用いられる。厚さが
１５００ＯＡよりも大きい場合には、より長い食刻時間
が必要である。厚さが５０００Å以下では、隣接する配
線ライン間の容量が大きくなる。第７Ｃ図の構造体は、
層８８の物質に対する適当な反応性イオン食刻の雰囲気
中に置かれる。例えば、二酸化シリコンの食刻に釦いて
は、８１０２：Ｓｔの食刻比が約１０＝１であるような
条件が望ましい。ＳｔＯ□が確実に除去されるためには
過剰食刻が必要であり、乃至は食刻停止表示器が用いら
れる。反応性イオン食刻プロセスは、実質的に層８８の
水平な部分を除去し、第７Ｄ図に示されているようなシ
リコン基体上に狭い寸法の垂直な領域のパターンを提供
する。
次ノステップは、エミッタ９０及びコレクタ・リーチ・
スルー９２の領域を提供するものである。
スルー９２の領域を提供するものである。
熱拡散によりＮ十エミッタ領域９０及びコレクタ・リー
チ・スルー領域９２を形成することが所望される場合に
は、層８８の反応性イオン食刻はシリコン表面が露出す
るまで、ずっと行なわれる。
チ・スルー領域９２を形成することが所望される場合に
は、層８８の反応性イオン食刻はシリコン表面が露出す
るまで、ずっと行なわれる。
そして、例えば１０００℃に釦けるヒ素のカプセル拡散
のように、所望のエミッタの深さに依存してエミッタの
拡散を行なう通常の条件で、ヒ素若しくは燐のようなＮ
型不純物の熱拡散プロセ゛スが使用される。エミッタ領
域９０及びコレクタ・リーチ・スルー領域９２を形成す
るために、不純物を基体中へイオン注入することが１筐
れる場合には、薄い絶縁性のスクリーン層（図示されず
）を通してこれらの不純物を注入することが好ましい。
のように、所望のエミッタの深さに依存してエミッタの
拡散を行なう通常の条件で、ヒ素若しくは燐のようなＮ
型不純物の熱拡散プロセ゛スが使用される。エミッタ領
域９０及びコレクタ・リーチ・スルー領域９２を形成す
るために、不純物を基体中へイオン注入することが１筐
れる場合には、薄い絶縁性のスクリーン層（図示されず
）を通してこれらの不純物を注入することが好ましい。
このスクリーンの形成は、薄いスクリーン層を残すよう
に水平な表面から絶縁体を除去する反応性イオン食刻を
行なうことにより、簡単に行なわれる。代わりに、絶縁
体を完全に除去し、スクＩＪ−ンを形成するために薄い
二酸化シリコンを成長させることもできる。それから購
遺体は、イオン注入装置内に置かれ、拡散領域９０及び
９２を形成するために、ヒ素、燐等のような所望の不純
物がスクリーン層を通過する。このようなイオン注入プ
ロセスの条件としては、５０ＫａＶの電力での９．５Ｘ
１０１５原子／ａｎ２の０素注入量があげられる。ドラ
イブ・イン・ステップは、酸化雰囲気に続く不活性ガス
中での約１０００℃の温度を含む。
に水平な表面から絶縁体を除去する反応性イオン食刻を
行なうことにより、簡単に行なわれる。代わりに、絶縁
体を完全に除去し、スクＩＪ−ンを形成するために薄い
二酸化シリコンを成長させることもできる。それから購
遺体は、イオン注入装置内に置かれ、拡散領域９０及び
９２を形成するために、ヒ素、燐等のような所望の不純
物がスクリーン層を通過する。このようなイオン注入プ
ロセスの条件としては、５０ＫａＶの電力での９．５Ｘ
１０１５原子／ａｎ２の０素注入量があげられる。ドラ
イブ・イン・ステップは、酸化雰囲気に続く不活性ガス
中での約１０００℃の温度を含む。
第７Ｅ乃至第７Ｇの図及び第８図を参照する。
第７Ｅ図の構造体を形成するために、５ｔ３Ｎ４層８４
のＨ３ＰＯ４食刻に続いて、パイロカテコール食刻溶液
による残っているポリシリコン層８２の除去が必要であ
る。第７Ｅ図の構造体を形成するように装置への接点開
孔を開けるために、層７７は湿質食刻、若しくは反応性
イオン食刻又はプラズマ食刻される。第７Ｆ図の構造体
を形成するために、狭い寸法の誘電体領域のパターン上
に、配線物質の全面被覆膜９４が付着される。好ましい
配線層は、蒸着又はスパッタリングによるクロム若しく
はアルミニウムー銅である。配線層は狭い寸法の誘電体
領域上及びそれらの間の領域内に全面付着される。それ
で、第２の絶縁層で覆われない狭い誘電体領域の間の領
域内には、単結晶シリコン基体内の素子への電気接点が
形成される。第７Ｆ図の構造体の表面は、配線層の上に
プラスチック物質を全面付着することにより、平らにさ
れる。このプラスチック物質は、典型的には、フォトレ
ジスト又はポリイミド等の物質である。フォトレジスト
又はポリイミドの適用プロセスとして通常行なわれてい
るように、プラスチック物質はスピン・オン技術を用い
て付着される。商業的に利用できる１０乃至２．０ミク
ロン程度のフォトレジストが典型的には用いられる。そ
して、３０００乃至４０００ｒｐｍの回転速度で適用さ
れ、１゜３乃至１．５ミクロンの公称の膜厚が得られる
。誘電体スタッド上のプラスチック層の厚さは、典型的
には、１０００乃至３０００Ａである。
のＨ３ＰＯ４食刻に続いて、パイロカテコール食刻溶液
による残っているポリシリコン層８２の除去が必要であ
る。第７Ｅ図の構造体を形成するように装置への接点開
孔を開けるために、層７７は湿質食刻、若しくは反応性
イオン食刻又はプラズマ食刻される。第７Ｆ図の構造体
を形成するために、狭い寸法の誘電体領域のパターン上
に、配線物質の全面被覆膜９４が付着される。好ましい
配線層は、蒸着又はスパッタリングによるクロム若しく
はアルミニウムー銅である。配線層は狭い寸法の誘電体
領域上及びそれらの間の領域内に全面付着される。それ
で、第２の絶縁層で覆われない狭い誘電体領域の間の領
域内には、単結晶シリコン基体内の素子への電気接点が
形成される。第７Ｆ図の構造体の表面は、配線層の上に
プラスチック物質を全面付着することにより、平らにさ
れる。このプラスチック物質は、典型的には、フォトレ
ジスト又はポリイミド等の物質である。フォトレジスト
又はポリイミドの適用プロセスとして通常行なわれてい
るように、プラスチック物質はスピン・オン技術を用い
て付着される。商業的に利用できる１０乃至２．０ミク
ロン程度のフォトレジストが典型的には用いられる。そ
して、３０００乃至４０００ｒｐｍの回転速度で適用さ
れ、１゜３乃至１．５ミクロンの公称の膜厚が得られる
。誘電体スタッド上のプラスチック層の厚さは、典型的
には、１０００乃至３０００Ａである。
平らにされた構造体は、反応性イオン食刻雰囲気中に置
かれる。全てのプラスチック層に対し酸素雰囲気中で食
刻が行なわれ、３０００乃至５０００Ａが除去される。
かれる。全てのプラスチック層に対し酸素雰囲気中で食
刻が行なわれ、３０００乃至５０００Ａが除去される。
誘電体スタッド上の導電層が露出されるが、しかし酸素
の食刻によっては影響されない。続いて、誘電体スタッ
ド上の金属は、通常の湿質化学食刻、プラズマ食刻、又
は反応性イオン食刻により、取り除かれる。この食刻の
間に、残ったプラスチック層は、導電層のスタッドでな
い領域をマスクするのに役立つ。代わりに、狭い寸法の
誘電体領域の頂上部に達する筐で、反応性イオン食刻に
より、プラスチック及び配線層を一律に食刻しても良い
。残っているプラスチック物質は、例えば、酸素灰化法
又は他の適当なプｏ−ｔ＝スにより除去される。フォト
レジストの灰化は、３０乃至６０分の間、３００乃至４
００ワツトで操作される商業的に利用できるたる（ｂａ
ｒｒｅｌ）型のプラズマ食刻装置を用いて、酸素雰囲気
中で行なわれる。
の食刻によっては影響されない。続いて、誘電体スタッ
ド上の金属は、通常の湿質化学食刻、プラズマ食刻、又
は反応性イオン食刻により、取り除かれる。この食刻の
間に、残ったプラスチック層は、導電層のスタッドでな
い領域をマスクするのに役立つ。代わりに、狭い寸法の
誘電体領域の頂上部に達する筐で、反応性イオン食刻に
より、プラスチック及び配線層を一律に食刻しても良い
。残っているプラスチック物質は、例えば、酸素灰化法
又は他の適当なプｏ−ｔ＝スにより除去される。フォト
レジストの灰化は、３０乃至６０分の間、３００乃至４
００ワツトで操作される商業的に利用できるたる（ｂａ
ｒｒｅｌ）型のプラズマ食刻装置を用いて、酸素雰囲気
中で行なわれる。
プロセスの結果、第７Ｇ図の実質的に平らな構造体とな
る。９５．９６及び９７は、各々エミッタ接点、ペース
接点及びコレクタ接点である。第８図は、構造体の平面
図を示す。第７Ｇ図は、第８図の７Ｇ−７Ｇに沿った断
面図である。
る。９５．９６及び９７は、各々エミッタ接点、ペース
接点及びコレクタ接点である。第８図は、構造体の平面
図を示す。第７Ｇ図は、第８図の７Ｇ−７Ｇに沿った断
面図である。
この結果、セルフ・アラインされた配線構造では、ペー
ス接点上の導電物質がエミッタの端部から約３５００人
以内に設けられ、これにより本質的に、装置の外因（ｓ
ｘｔｒｉｎｓｔｃ）ベース抵抗を除去している。ベース
抵抗の減少は、バイポーラ装置の性能を向上させる主要
な目的の１つである。
ス接点上の導電物質がエミッタの端部から約３５００人
以内に設けられ、これにより本質的に、装置の外因（ｓ
ｘｔｒｉｎｓｔｃ）ベース抵抗を除去している。ベース
抵抗の減少は、バイポーラ装置の性能を向上させる主要
な目的の１つである。
本発明の技術で達成されたベース抵抗の減少は、外因ベ
ース抵抗を減少させるために、ドープされたポリシリコ
ン又はポリシリコンの金属シリサイドを用いる先行技術
の構造体よりも、はるかに勝れている。
ース抵抗を減少させるために、ドープされたポリシリコ
ン又はポリシリコンの金属シリサイドを用いる先行技術
の構造体よりも、はるかに勝れている。
第８図のレイアウトは、Ｎ十エミッタ領域の上の導電体
がどのように、他のＮ十領域即ちコレクタの上の導電体
から、及び配線と配線との間隔がサブミクロンである間
のＰペース領域から、分離され得るかを示している。
がどのように、他のＮ十領域即ちコレクタの上の導電体
から、及び配線と配線との間隔がサブミクロンである間
のＰペース領域から、分離され得るかを示している。
第９人乃至第９Ｈの図は、セルフ・アラインされた配線
を有する集積された回路構造体を形成するための方法の
他の実施例を示す。第９Ａ図は、その製造の中間段階に
かけるこのようｉ集積回路の非常に拡大された部分を示
す。製造される特定の集積回路構造体は、ＮＰＮバイポ
ーラ・トランジスタ及びショットキ・バリア・ダイオー
ドを含む。第９Ａ図の構造体は、ある部分を除き、前記
第７Ａ図に開示された方法と同一の方法で製造された。
を有する集積された回路構造体を形成するための方法の
他の実施例を示す。第９Ａ図は、その製造の中間段階に
かけるこのようｉ集積回路の非常に拡大された部分を示
す。製造される特定の集積回路構造体は、ＮＰＮバイポ
ーラ・トランジスタ及びショットキ・バリア・ダイオー
ドを含む。第９Ａ図の構造体は、ある部分を除き、前記
第７Ａ図に開示された方法と同一の方法で製造された。
その主要な違いは、１９７１年６月７日に出願された米
国特許出願通し番号第１５０６０９号及び米国特許第３
６４８１２５号に開示された埋設酸化物分離プロセスの
選択である。このプロセスは、第９Ａ乃至第９Ｈの各図
の構造体に見られるように特徴的な°鳥の頭”及び”鳥
のくちばし２構造を生じる。第２の主要な違いは、エミ
ッタ、ペース及びコレクタ・リーチ・スルーの接点につ
いてと同様ショットキ・バリア・ダイオードについても
開孔が第１の絶縁被膜に形成されることである。さらに
、エミッタ及びベースの接点開孔は単一の開孔に変わっ
ていることがわかる。第３の違いは、第９Ａ図は、ベー
ス領域とコレクタ・リーチ・スルー領域との間に埋設酸
化物分離構造を用いていないことである。同じ成分が示
されているところは、第７Ａ図と第９Ａ図との間では同
じ番号が与えられている。
国特許出願通し番号第１５０６０９号及び米国特許第３
６４８１２５号に開示された埋設酸化物分離プロセスの
選択である。このプロセスは、第９Ａ乃至第９Ｈの各図
の構造体に見られるように特徴的な°鳥の頭”及び”鳥
のくちばし２構造を生じる。第２の主要な違いは、エミ
ッタ、ペース及びコレクタ・リーチ・スルーの接点につ
いてと同様ショットキ・バリア・ダイオードについても
開孔が第１の絶縁被膜に形成されることである。さらに
、エミッタ及びベースの接点開孔は単一の開孔に変わっ
ていることがわかる。第３の違いは、第９Ａ図は、ベー
ス領域とコレクタ・リーチ・スルー領域との間に埋設酸
化物分離構造を用いていないことである。同じ成分が示
されているところは、第７Ａ図と第９Ａ図との間では同
じ番号が与えられている。
第９Ａ図の構造体は、第９人図に示された接点開孔上に
第１の絶縁層の部分を再成長させるために、９２５℃の
温度で酸素乃至水蒸気のような熱酸化雰囲気にさらされ
る。その結果、二酸化シリコン層１００が形成される。
第１の絶縁層の部分を再成長させるために、９２５℃の
温度で酸素乃至水蒸気のような熱酸化雰囲気にさらされ
る。その結果、二酸化シリコン層１００が形成される。
さてポリシリコンの第１の層１０２が、第１の絶縁層７
７及び１００の上に形成される。このポリシリコン層を
形成するための好ましい方法は、その好ましい厚さ同様
、第７Ａ図に関し述べたものと同じである。実質的に垂
直及び実質的に水平な表面を形成するために、構造体は
、前記第７Ｂ図に関し述べたような反応性イオン食刻雰
囲気中に置かれる。ポリシリコンの第１の層１０２中に
は、エミッタ及びコレクタ・リーチ・スルーの上の指定
された領域に開孔が形成される。第９Ｂ図の右側に示さ
れているように、ショットキ・バリア・ダイオードが設
けられる領域は、ポリシリコン層で覆われた筐まである
。
７及び１００の上に形成される。このポリシリコン層を
形成するための好ましい方法は、その好ましい厚さ同様
、第７Ａ図に関し述べたものと同じである。実質的に垂
直及び実質的に水平な表面を形成するために、構造体は
、前記第７Ｂ図に関し述べたような反応性イオン食刻雰
囲気中に置かれる。ポリシリコンの第１の層１０２中に
は、エミッタ及びコレクタ・リーチ・スルーの上の指定
された領域に開孔が形成される。第９Ｂ図の右側に示さ
れているように、ショットキ・バリア・ダイオードが設
けられる領域は、ポリシリコン層で覆われた筐まである
。
窒化シリコン層１０３は、ポリシリコンの第１の層に対
する食刻マスクとして用いられた。それから構造体は、
ポリシリコン層１０２のマスクされていない表面全体に
二酸化シリコン層１０４を形成するために、通常の熱酸
化にさらされる。窒化シリコン層１０５が、前記のよう
に通常の技術により、二酸化シリコン層１０４の頂上部
上にも化学気相付着される。ポリシリコンの第２のコン
フォーマルな層１０６が、二酸化シリコン及び窒化シリ
コンの層１０４及び１０５上に付着される。
する食刻マスクとして用いられた。それから構造体は、
ポリシリコン層１０２のマスクされていない表面全体に
二酸化シリコン層１０４を形成するために、通常の熱酸
化にさらされる。窒化シリコン層１０５が、前記のよう
に通常の技術により、二酸化シリコン層１０４の頂上部
上にも化学気相付着される。ポリシリコンの第２のコン
フォーマルな層１０６が、二酸化シリコン及び窒化シリ
コンの層１０４及び１０５上に付着される。
この一連のプロ走ス・ステップの結果が、第９Ｃ図に示
されている。
されている。
さて狭い寸法の誘電体領域のパターンが、第９０乃至第
９Ｇの図に示されているステップにより形成される。第
９Ｃ図の構造体は、層１０２を食刻するプロセスと同じ
反応性イオン食刻雰囲気中に置かれる。典型的な食刻プ
ロセスは、７０乃至１２０ミクロンＨｇの系の圧力でＨ
ｅキャリヤ・ガス中のＳＦ６＋０４□及び０．１４乃至
０．１８ワツト／ｃＷ１２の電力密度入力を用いる、Ｒ
，Ｆ、並行プレー）Ｉｔの反応器中で行なわれる。８Ｆ
６： （Ｊ２：Ｈｅは７．５：２．５：９０．０で、ｆ
Ｍ、量速度範囲は２０乃至５０ＣＣ／分である。ポリシ
リコン対Ｓｉ３Ｎ４の食刻速度の比は１０：１以上であ
る。
９Ｇの図に示されているステップにより形成される。第
９Ｃ図の構造体は、層１０２を食刻するプロセスと同じ
反応性イオン食刻雰囲気中に置かれる。典型的な食刻プ
ロセスは、７０乃至１２０ミクロンＨｇの系の圧力でＨ
ｅキャリヤ・ガス中のＳＦ６＋０４□及び０．１４乃至
０．１８ワツト／ｃＷ１２の電力密度入力を用いる、Ｒ
，Ｆ、並行プレー）Ｉｔの反応器中で行なわれる。８Ｆ
６： （Ｊ２：Ｈｅは７．５：２．５：９０．０で、ｆ
Ｍ、量速度範囲は２０乃至５０ＣＣ／分である。ポリシ
リコン対Ｓｉ３Ｎ４の食刻速度の比は１０：１以上であ
る。
この結果の構造体が第９Ｄ図に与えられている。
この図では、垂直な表面上のポリシリコン領域が残り、
一方層１０６の水平な領域は全て、反応性イオン食刻プ
ロセスにより除去されてし１つた。
一方層１０６の水平な領域は全て、反応性イオン食刻プ
ロセスにより除去されてし１つた。
もし必要なら、ポリシリコンの狭い寸法領域のパターン
の部分を除去するために、フォトリングラフィ及び食刻
の技術が用いられ得る。これは、第９Ｅ図に示されてい
るようにポリシリコン・パターンの一部分が除去された
１０８にわいて示される。さてポリシリコン層のパター
ン１０６は、ポリシリコン層１０６の表面を二酸化シリ
コン層１０９へ酸化するために、通常の温度での熱酸化
雰囲気にさらされる。二酸化シリコンへの酸化は、第９
Ｆ図の構造体に示されているように、ポリシリコン領域
全部を使う必要はない。接点領域を覆う第１の絶縁層の
部分として指定された領域上の絶縁層１００、即ち二酸
化シリコン層１００の部分は、ＣＦ４を用いる反応性イ
オン食刻又は通常の湿質化学食刻のような、通常の二酸
化シリコン食刻により、取り除かれる。Ｎ十エミッタ及
びコレクタ・リーチ・スルーの領域１１０及び１１１の
各々を形成するために、ヒ素又は燐のドーパントを用い
る熱拡散が行なわれる。又は、スクＩＪ−ン酸化と、ヒ
素又は燐のイオンを用いるイオン注入ステップと、エミ
ッタ及びコレクタ・リーチ・スルーの領域１１０及び１
１１を完全に形成する、即ち活性化するための通常の７
二−リングサイクルとを用いても行なわれる。拡散又は
イオン注入の後に、Ｎ十領域１１０及び１１１の上に約
３００乃至４０ＤＡの薄い二酸化シリコン層を形成する
のが望ｌしい。これで第９Ｆ図の構造体を形成するステ
ップが終了する。窒化シリコン層１０５は、熱ＨＰＯを
用いる食刻又はＣＦ４等の食刻４ 剤を用いるＲＩＥ（反応性イオン食刻）により、除去さ
れる。さて、ポリシリコンの残っている第１の層１０２
を完全に除去するために、パイロカテコール食刻剤が使
用される。この時点で、狭い寸法の誘電体領域のパター
ンのみが、シリコン基体の主表面に残っている。これら
の領域は、二酸化シリコン、窒化シリコン、及びポリシ
リコンの残っている第２の層の内側の芯部の合成で構成
されている。これらの領域の寸法は、典型的には、幅が
０．５乃至１．２ミクロン、高さが０．８乃至１５ミク
ロンの範囲である。エミッタ・ベース、コレクタ・リー
チ・スルー、ショットキ・ダイオードの領域及び拡散抵
抗体領域（図示されず）のような、種々の接点開孔上に
存在する二酸化シリコン層は、フッ化水素酸の食刻剤を
用いる通常の浸漬食刻プロセスにより、除去される。
の部分を除去するために、フォトリングラフィ及び食刻
の技術が用いられ得る。これは、第９Ｅ図に示されてい
るようにポリシリコン・パターンの一部分が除去された
１０８にわいて示される。さてポリシリコン層のパター
ン１０６は、ポリシリコン層１０６の表面を二酸化シリ
コン層１０９へ酸化するために、通常の温度での熱酸化
雰囲気にさらされる。二酸化シリコンへの酸化は、第９
Ｆ図の構造体に示されているように、ポリシリコン領域
全部を使う必要はない。接点領域を覆う第１の絶縁層の
部分として指定された領域上の絶縁層１００、即ち二酸
化シリコン層１００の部分は、ＣＦ４を用いる反応性イ
オン食刻又は通常の湿質化学食刻のような、通常の二酸
化シリコン食刻により、取り除かれる。Ｎ十エミッタ及
びコレクタ・リーチ・スルーの領域１１０及び１１１の
各々を形成するために、ヒ素又は燐のドーパントを用い
る熱拡散が行なわれる。又は、スクＩＪ−ン酸化と、ヒ
素又は燐のイオンを用いるイオン注入ステップと、エミ
ッタ及びコレクタ・リーチ・スルーの領域１１０及び１
１１を完全に形成する、即ち活性化するための通常の７
二−リングサイクルとを用いても行なわれる。拡散又は
イオン注入の後に、Ｎ十領域１１０及び１１１の上に約
３００乃至４０ＤＡの薄い二酸化シリコン層を形成する
のが望ｌしい。これで第９Ｆ図の構造体を形成するステ
ップが終了する。窒化シリコン層１０５は、熱ＨＰＯを
用いる食刻又はＣＦ４等の食刻４ 剤を用いるＲＩＥ（反応性イオン食刻）により、除去さ
れる。さて、ポリシリコンの残っている第１の層１０２
を完全に除去するために、パイロカテコール食刻剤が使
用される。この時点で、狭い寸法の誘電体領域のパター
ンのみが、シリコン基体の主表面に残っている。これら
の領域は、二酸化シリコン、窒化シリコン、及びポリシ
リコンの残っている第２の層の内側の芯部の合成で構成
されている。これらの領域の寸法は、典型的には、幅が
０．５乃至１．２ミクロン、高さが０．８乃至１５ミク
ロンの範囲である。エミッタ・ベース、コレクタ・リー
チ・スルー、ショットキ・ダイオードの領域及び拡散抵
抗体領域（図示されず）のような、種々の接点開孔上に
存在する二酸化シリコン層は、フッ化水素酸の食刻剤を
用いる通常の浸漬食刻プロセスにより、除去される。
パラジウム、白金、チタン等のような接点金属が付着さ
れ、焼成されて、以下の条件の下で食刻される。ＰｔＳ
ｉ接点配線が用いられるなら、反応を示さない白金は、
焼成後玉水中で除去される。
れ、焼成されて、以下の条件の下で食刻される。ＰｔＳ
ｉ接点配線が用いられるなら、反応を示さない白金は、
焼成後玉水中で除去される。
同様に、他のシリサイドが用いられるなら、他の適当な
食刻剤が用いられる。接点金属は、５００乃至１０００
人の厚さにスパッタ又は蒸着される。
食刻剤が用いられる。接点金属は、５００乃至１０００
人の厚さにスパッタ又は蒸着される。
この結果の接点は、これらの領域の各々の表函上に形成
された薄い金属シリサイド構造体である（図示されず）
。アルミニウム、アルミニウムー銅、又はクロムとアル
ミニウムー銅のような金属が、シリコン基体の成分への
開孔、第１の絶縁層７７及び誘電体領域のパターンを含
む主表面上に、全面付着される。この付着の結果は、む
しろ平らでない表面となる。表面は、第７Ｆ及び第７Ｇ
の図のプロセスに関して述べたように、プラスチック物
質を付着することにより平らにされる。プラスチック物
質は、第７Ｇ図のプロセスに関して述べたように、典型
的には、酸素の反応性イオン食刻により除去される。こ
の結果の構造体が第９Ｈ図に示されている。電気装置へ
の接点は、狭い寸法の領域に対してセルフ・アラインさ
れる。構造体は実質的に平らである。第９Ｈ図に示され
た構造体は、ショットキ陽極接点が１１３であるショッ
トキ・バリア・ダイオード領域１１２、並びにエミッタ
接点１１４、ベース接点１１５及びコレクタ・リーチ・
スルー接点１１６を有するＮＰＮ）ランジスタへの接点
を含む。
された薄い金属シリサイド構造体である（図示されず）
。アルミニウム、アルミニウムー銅、又はクロムとアル
ミニウムー銅のような金属が、シリコン基体の成分への
開孔、第１の絶縁層７７及び誘電体領域のパターンを含
む主表面上に、全面付着される。この付着の結果は、む
しろ平らでない表面となる。表面は、第７Ｆ及び第７Ｇ
の図のプロセスに関して述べたように、プラスチック物
質を付着することにより平らにされる。プラスチック物
質は、第７Ｇ図のプロセスに関して述べたように、典型
的には、酸素の反応性イオン食刻により除去される。こ
の結果の構造体が第９Ｈ図に示されている。電気装置へ
の接点は、狭い寸法の領域に対してセルフ・アラインさ
れる。構造体は実質的に平らである。第９Ｈ図に示され
た構造体は、ショットキ陽極接点が１１３であるショッ
トキ・バリア・ダイオード領域１１２、並びにエミッタ
接点１１４、ベース接点１１５及びコレクタ・リーチ・
スルー接点１１６を有するＮＰＮ）ランジスタへの接点
を含む。
第１０乃至第１２の図は、集積されたショットキ・バリ
ア・ダイオード及びＰ拡散抵抗を有する、ダブル・エミ
ッタ・メモリ・セルのレイアウト及び回路の設計を示す
。第１０及び第１１の図のレイアウトは、第９Ａ乃至第
９Ｈの図に示されたプロセスを製造に使用している。第
９Ｇ及び第９Ｈの図並びに第１０乃至第１２の図では、
同じ番号が同じ成分を示す。
ア・ダイオード及びＰ拡散抵抗を有する、ダブル・エミ
ッタ・メモリ・セルのレイアウト及び回路の設計を示す
。第１０及び第１１の図のレイアウトは、第９Ａ乃至第
９Ｈの図に示されたプロセスを製造に使用している。第
９Ｇ及び第９Ｈの図並びに第１０乃至第１２の図では、
同じ番号が同じ成分を示す。
第１０図は、埋設酸化物分離７５、ベース領域８０、Ｒ
２エミッタ領域１１０、Ｎ＋コレクタ・リーチ・スルー
接点１１１、イオン注入された抵抗体Ｒ１及びＲ２、並
びに狭い寸法の領域１０９ノハターンヲ示ス。エミッタ
Ｅ１は、スペースの関係上、断面図の第９Ｇ又は第９Ｈ
の図には示されていないことに、注意すべきだ。それは
、示されているＲ２と同じである。
２エミッタ領域１１０、Ｎ＋コレクタ・リーチ・スルー
接点１１１、イオン注入された抵抗体Ｒ１及びＲ２、並
びに狭い寸法の領域１０９ノハターンヲ示ス。エミッタ
Ｅ１は、スペースの関係上、断面図の第９Ｇ又は第９Ｈ
の図には示されていないことに、注意すべきだ。それは
、示されているＲ２と同じである。
第１１図は、食刻技術によるパターンの部分の選択的な
除去後のスタッド１０９のパターンを示す。この図には
、エミッタ１１４、ベース１１５及び抵抗体Ｒ１、Ｒ２
、コレクタ１１６ＯＮＰＮ接点、並びにショットキ・ダ
イオードの陽極接点１１３が示されている。第２レベル
の配線は水平に走り、開口１３０及び１３２を通して、
抵抗体へ正のバイアス（ＶＣＣ）を提供するように用い
られている。第２レベルの配線はまた、第１１図に示さ
れているように、開孔１３４を通して２つのエミッタを
ワード・ラインＷ／Ｌに接続する。
除去後のスタッド１０９のパターンを示す。この図には
、エミッタ１１４、ベース１１５及び抵抗体Ｒ１、Ｒ２
、コレクタ１１６ＯＮＰＮ接点、並びにショットキ・ダ
イオードの陽極接点１１３が示されている。第２レベル
の配線は水平に走り、開口１３０及び１３２を通して、
抵抗体へ正のバイアス（ＶＣＣ）を提供するように用い
られている。第２レベルの配線はまた、第１１図に示さ
れているように、開孔１３４を通して２つのエミッタを
ワード・ラインＷ／Ｌに接続する。
ビット・ラインＢ／Ｌ１、Ｂ／Ｌ２及びセルの相互接続
は、第１レベルの配線で行なわれる。第１及び第２のレ
ベルの配線パターンを画成するために、リフト・オフ・
プロセスが用いられる。リフト・オフ・プロセスは、こ
のようなプロセスの１例である米国特許第４００４０４
４号公報によりさらに良く理解され得る。第１２図は、
第１１図に示されたセルの電気的な等価回路を示す。
は、第１レベルの配線で行なわれる。第１及び第２のレ
ベルの配線パターンを画成するために、リフト・オフ・
プロセスが用いられる。リフト・オフ・プロセスは、こ
のようなプロセスの１例である米国特許第４００４０４
４号公報によりさらに良く理解され得る。第１２図は、
第１１図に示されたセルの電気的な等価回路を示す。
上記のプロセスには、数多くの変化が存在する。
高密度に集積された回路にかける最も臨界的な問題の１
つは、エミッタの構造である。第１３Ａ乃至第１３Ｄの
図は、セルフ・アラインされた配線プロセスのエミッタ
を形成する改良された方法を示す。エミッタの大きさは
、電流密度を考慮して決められる。２．５ミクロンの最
小ライン幅のグランド・ルール（ｇｒｏｕｎｄ ｒｕ
ｌｅ）を用いると、２．５□クロンのエミツタ幅のライ
ンが考えられる。
つは、エミッタの構造である。第１３Ａ乃至第１３Ｄの
図は、セルフ・アラインされた配線プロセスのエミッタ
を形成する改良された方法を示す。エミッタの大きさは
、電流密度を考慮して決められる。２．５ミクロンの最
小ライン幅のグランド・ルール（ｇｒｏｕｎｄ ｒｕ
ｌｅ）を用いると、２．５□クロンのエミツタ幅のライ
ンが考えられる。
そしてこの結果、ｏ、ｑミクロンの本発明のセルフ・ア
ラインされた配線構造を用いた装置の大きさを生じる。
ラインされた配線構造を用いた装置の大きさを生じる。
この狭くされるエミッタの問題を解決するために、ベー
ス接点については電流密度が無視できるので、ベース接
点は減少され得る。上記プロセスで示されたように、”
内側１というよりもむしろ”外側”からエミッタの狭い
寸法の誘電体領域即ち側壁が決められるなら、これは遺
戒され、ペース接点窓は装置の特性を変化させることな
く減少され得る。そして２０多の密度向上が達成される
。この有利な密度向上を達成するために、プロセスは次
のように変更される。ペース拡散及び再酸化の後、ペー
スの二酸化シリコンは食刻により除去され、約２５０人
の二酸化シリコン眉１２０へ再酸化される。ポリシリコ
ンの第１の層１２１がその上に付着される。それから窒
化シリコン層１２２が、ポリシリコン層１２１０表面上
に形成される。それから接点開孔が、フォトリソグラフ
ィ及び食刻の技術により、窒化シリコン層１２２中に画
成される。そしてシリコン基体の主表面上に実質的に水
平及び実質的に垂直な領域を形成するために、ポリシリ
コン、ｍ１２１は、二酸化シリコン層１２０筐で反応性
イオン食刻される。
ス接点については電流密度が無視できるので、ベース接
点は減少され得る。上記プロセスで示されたように、”
内側１というよりもむしろ”外側”からエミッタの狭い
寸法の誘電体領域即ち側壁が決められるなら、これは遺
戒され、ペース接点窓は装置の特性を変化させることな
く減少され得る。そして２０多の密度向上が達成される
。この有利な密度向上を達成するために、プロセスは次
のように変更される。ペース拡散及び再酸化の後、ペー
スの二酸化シリコンは食刻により除去され、約２５０人
の二酸化シリコン眉１２０へ再酸化される。ポリシリコ
ンの第１の層１２１がその上に付着される。それから窒
化シリコン層１２２が、ポリシリコン層１２１０表面上
に形成される。それから接点開孔が、フォトリソグラフ
ィ及び食刻の技術により、窒化シリコン層１２２中に画
成される。そしてシリコン基体の主表面上に実質的に水
平及び実質的に垂直な領域を形成するために、ポリシリ
コン、ｍ１２１は、二酸化シリコン層１２０筐で反応性
イオン食刻される。
さてプロセスは、第７Ａ乃至第７Ｆの図の実施例に示さ
れたような二酸化シリコンの絶縁体等の；ンフォーマル
な層、又は第９人乃至第９Ｈの図の実施例に示されたよ
うな二酸化シリコン、窒化シリ＝ン及びポリシリコンの
狭い寸法の誘電体領域の合成パターンを用いて、続けら
れる。例示のために、狭い寸法の誘電体合成領域のパタ
ーンが番号１２４として示されている第１３Ｂ図の構造
体を結果として生じるように、第９Ａ乃至第９Ｈの図の
実施例が示されている。主表面全体の上に約１．２ミク
ロンの厚さの被膜を形成するために、通常の技術により
、フォトレジスト又はポリイミドのようなプラスチック
物質１２５が表面上に回転付着される。ポリシリコン層
１２１上の窒化シリコン層１２２の頂上表面を露出する
ために、反応性イオン食刻ステップが使用される。それ
から第１３Ｂ図に示されているように、窒化シリコン層
１２２は、それを完全に除去するために、反応性イオン
食刻される。そしてポリイミド又はフォトレジストの層
１２５は、酸素灰化により除去される。ポリシリコン層
１２１は、パイロカテコール溶液等中で除去される。エ
ミッタ１２７は、薄い二酸化シリコン層１２０を通して
注入される。これは、パイロカテコールが二酸化シリコ
ン物質を実質的には食刻しないので、可能である。ベー
ス接点領域１２８又はショットキ・バリア・ダイオード
領域（図示されず）に対するこのエミッタのイオン注入
は、熱二酸化シリコン層１２０及び窒化シリコンにより
マスクされる。９００℃乃至１０００°Ｃの温度のエミ
ッタアニーリング・ステップ後に、不所望の窒化シリコ
ンは熱Ｈ３ＰＯ４中で除去され、そしてエミッタの二酸
化シリコン層１２０は反応性イオン食刻により除去され
る。残っているベース及びショットキ・バリア・ダイオ
ードの二酸化シリコン層１２０は、プロセスのその部分
を終了するために、浸漬食刻され得る。配線物質の全面
付着並びに第７人乃至第７Ｆの図及び第９人乃至第９Ｈ
の図に関して示された反応性イオン食刻の技術により、
第１３Ｄ図のセルフ・アラインされた配線構造体は終了
され得る。第１３Ｄ図かられかるように、ＮＰＮ）ラン
ジスタ装置の大きさは、エミッタの大きさを変えること
なく、選択したグランド・ルールの最小幅以下に減少さ
れる。プロセスはまた、エミッタ領域への可能な食刻の
必要を省くプロセスの間に、指定されたエミッタ領域を
保護する利点を有している。
れたような二酸化シリコンの絶縁体等の；ンフォーマル
な層、又は第９人乃至第９Ｈの図の実施例に示されたよ
うな二酸化シリコン、窒化シリ＝ン及びポリシリコンの
狭い寸法の誘電体領域の合成パターンを用いて、続けら
れる。例示のために、狭い寸法の誘電体合成領域のパタ
ーンが番号１２４として示されている第１３Ｂ図の構造
体を結果として生じるように、第９Ａ乃至第９Ｈの図の
実施例が示されている。主表面全体の上に約１．２ミク
ロンの厚さの被膜を形成するために、通常の技術により
、フォトレジスト又はポリイミドのようなプラスチック
物質１２５が表面上に回転付着される。ポリシリコン層
１２１上の窒化シリコン層１２２の頂上表面を露出する
ために、反応性イオン食刻ステップが使用される。それ
から第１３Ｂ図に示されているように、窒化シリコン層
１２２は、それを完全に除去するために、反応性イオン
食刻される。そしてポリイミド又はフォトレジストの層
１２５は、酸素灰化により除去される。ポリシリコン層
１２１は、パイロカテコール溶液等中で除去される。エ
ミッタ１２７は、薄い二酸化シリコン層１２０を通して
注入される。これは、パイロカテコールが二酸化シリコ
ン物質を実質的には食刻しないので、可能である。ベー
ス接点領域１２８又はショットキ・バリア・ダイオード
領域（図示されず）に対するこのエミッタのイオン注入
は、熱二酸化シリコン層１２０及び窒化シリコンにより
マスクされる。９００℃乃至１０００°Ｃの温度のエミ
ッタアニーリング・ステップ後に、不所望の窒化シリコ
ンは熱Ｈ３ＰＯ４中で除去され、そしてエミッタの二酸
化シリコン層１２０は反応性イオン食刻により除去され
る。残っているベース及びショットキ・バリア・ダイオ
ードの二酸化シリコン層１２０は、プロセスのその部分
を終了するために、浸漬食刻され得る。配線物質の全面
付着並びに第７人乃至第７Ｆの図及び第９人乃至第９Ｈ
の図に関して示された反応性イオン食刻の技術により、
第１３Ｄ図のセルフ・アラインされた配線構造体は終了
され得る。第１３Ｄ図かられかるように、ＮＰＮ）ラン
ジスタ装置の大きさは、エミッタの大きさを変えること
なく、選択したグランド・ルールの最小幅以下に減少さ
れる。プロセスはまた、エミッタ領域への可能な食刻の
必要を省くプロセスの間に、指定されたエミッタ領域を
保護する利点を有している。
セルフ・アラインされた配線プロセスを用いて改良され
たエミッタ構造を形成するための他の実施例が、第１４
Ａ乃至第１４０の図に示されている。このプロセスから
結果として得られる構造体は、エミッタ接点開孔に単結
晶シリコンへのポリシリコン接点の自動的な位置合せを
生じる。プロセスは、狭い寸法の誘電体領域即ち側壁構
造体１３０のパターンによる、第７Ａ乃至第７Ｆの図及
び第９Ａ乃至第９Ｈの図に示されたものと同じである。
たエミッタ構造を形成するための他の実施例が、第１４
Ａ乃至第１４０の図に示されている。このプロセスから
結果として得られる構造体は、エミッタ接点開孔に単結
晶シリコンへのポリシリコン接点の自動的な位置合せを
生じる。プロセスは、狭い寸法の誘電体領域即ち側壁構
造体１３０のパターンによる、第７Ａ乃至第７Ｆの図及
び第９Ａ乃至第９Ｈの図に示されたものと同じである。
第１の絶縁層１３１は、その上に形成されたポリシリコ
ンの第１の層１３２及びポリシリコン層の上に付着され
た窒化シリコン層１３３を有している。Ｐ型のベース領
域１３４を含む集積回路構造体のその部分のみが、第１
４Ａ乃至第１４０の図に簡単に示されている。第１４Ａ
図の構造体を形成するために、エミッタ接点開孔が浸漬
食刻して開けられる。例えば約５０ＯＡの薄い厚さのポ
リシリコンの第２の層１３５が、第１４Ｂ図に示されて
いるように形成される。熱酸化により、約２５ＯＡの二
酸化シリコンのエミッタ・スクリーン１３６が、ポリシ
リコン層１３５の上に形成される。それからＮ又はＰの
所望のドーパントが、二酸化シリコンのスクリーン層１
３６を通してポリシリコン層１３５中へイオン注入され
るｇヒ素のエミッタに対する典型的な注入条件は、５０
Ｋｅｙのエネルギーで注入される１、０Ｘ１０ イ
オン／ｃｆｎ２の注入量、又は浅い装置に対する７０Ｋ
ｅＶでのＱ入ｓ＋の５．０Ｘ１０”イオン ／ｃｍ ”
の注入量である。フォトレジスト物質、ポリイミド等の
ような適当なプラスチック物質の約０．・８乃至１．２
ミクロンの平坦化膜が、通常のスピン・オン・プロセス
により付着される。それから構造体は、第１４Ｂ図に示
されているように、二酸化シリコン層１３６壕でプラス
チック層１３７を除去するために、反応性イオン食刻雰
囲気中に置かれる。反応性イオン食刻は典型的には、平
行なプレートの装置を用いて酸素雰囲気中で行なわれる
。
ンの第１の層１３２及びポリシリコン層の上に付着され
た窒化シリコン層１３３を有している。Ｐ型のベース領
域１３４を含む集積回路構造体のその部分のみが、第１
４Ａ乃至第１４０の図に簡単に示されている。第１４Ａ
図の構造体を形成するために、エミッタ接点開孔が浸漬
食刻して開けられる。例えば約５０ＯＡの薄い厚さのポ
リシリコンの第２の層１３５が、第１４Ｂ図に示されて
いるように形成される。熱酸化により、約２５ＯＡの二
酸化シリコンのエミッタ・スクリーン１３６が、ポリシ
リコン層１３５の上に形成される。それからＮ又はＰの
所望のドーパントが、二酸化シリコンのスクリーン層１
３６を通してポリシリコン層１３５中へイオン注入され
るｇヒ素のエミッタに対する典型的な注入条件は、５０
Ｋｅｙのエネルギーで注入される１、０Ｘ１０ イ
オン／ｃｆｎ２の注入量、又は浅い装置に対する７０Ｋ
ｅＶでのＱ入ｓ＋の５．０Ｘ１０”イオン ／ｃｍ ”
の注入量である。フォトレジスト物質、ポリイミド等の
ような適当なプラスチック物質の約０．・８乃至１．２
ミクロンの平坦化膜が、通常のスピン・オン・プロセス
により付着される。それから構造体は、第１４Ｂ図に示
されているように、二酸化シリコン層１３６壕でプラス
チック層１３７を除去するために、反応性イオン食刻雰
囲気中に置かれる。反応性イオン食刻は典型的には、平
行なプレートの装置を用いて酸素雰囲気中で行なわれる
。
二酸化シリコンのエミッタ・スクリーン層１３６、ポリ
シリコン層１３５及び窒化シリコン層１３３を除去する
ために、第１４Ｂ図の構造体は、四フッ化炭素（ＣＦ４
）の反応性イオン食刻雰囲気にさらされる。残っている
プラスチック層１３７の真下の層１３５及び１３６のみ
が、このステップの後も構造体上に残っている。プラス
チック・レジスト物質１３７は、前記のように適当な酸
素の灰化プロセスにより除去される。そして熱い酸の浄
化ステップが提供される。セルフ・アラインされたポリ
シリコンのエミッタ接点１３５から拡散によりＮ十エミ
ッタ１３８を形成するために、構造体はアニールされる
。ポリシリコンの第１の層１３２はパイロカテコール食
刻剤により除去され、残っている二酸化シリコン層１３
６は、＊ｉされたフッ化水素酸である適当な通常の食刻
剤又は反応性イオン食刻により除去される。それから、
ペース領域にセルフ・アラインされた接点、ポリシリコ
ンのエミッタ接点１３５、コレクタ・リーチ・スルーの
接点（図示されず）及び高密度に集積された回路構造体
のその他の接点を形成するために、第７Ｆ及び第９Ｈの
図に関して示されたように、セルフ・アラインされた配
線層が形成される。
シリコン層１３５及び窒化シリコン層１３３を除去する
ために、第１４Ｂ図の構造体は、四フッ化炭素（ＣＦ４
）の反応性イオン食刻雰囲気にさらされる。残っている
プラスチック層１３７の真下の層１３５及び１３６のみ
が、このステップの後も構造体上に残っている。プラス
チック・レジスト物質１３７は、前記のように適当な酸
素の灰化プロセスにより除去される。そして熱い酸の浄
化ステップが提供される。セルフ・アラインされたポリ
シリコンのエミッタ接点１３５から拡散によりＮ十エミ
ッタ１３８を形成するために、構造体はアニールされる
。ポリシリコンの第１の層１３２はパイロカテコール食
刻剤により除去され、残っている二酸化シリコン層１３
６は、＊ｉされたフッ化水素酸である適当な通常の食刻
剤又は反応性イオン食刻により除去される。それから、
ペース領域にセルフ・アラインされた接点、ポリシリコ
ンのエミッタ接点１３５、コレクタ・リーチ・スルーの
接点（図示されず）及び高密度に集積された回路構造体
のその他の接点を形成するために、第７Ｆ及び第９Ｈの
図に関して示されたように、セルフ・アラインされた配
線層が形成される。
以下の例は、単に本発明の理解を助けるために示されて
いるのであり、当業者は本発明の範囲内で種々の変更を
行ない得る。
いるのであり、当業者は本発明の範囲内で種々の変更を
行ない得る。
盟
セルフ・アラインされた配線の高密度集積回路構造体と
して実行可能な構造体が、シリコン基体上に形成された
。４００Ａの第１絶縁層が、シリコン基体上に熱酸化に
より形成された。１０４００大のポリシリコンの第１の
層が、低圧化学気相付着により付着された。１６００Ａ
の窒化シリコン層（示されず）が、ＮＨ３＋Ｓｉ３Ｈ４
の雰囲気中１０００℃の条件で化学気相付着プロセスに
より付着された。フォトレジスト層は酸素灰化法により
除去された。窒化シリコン層をマスクとして用いて、０
．１４乃至０．１８ワット／Ｃｍ２及び平行なプレート
のＦＬ、 Ｆ、反応器中の圧力が約５０乃至１００ミク
ロンＨ８の条件で、ＳＦ６十Ｃ１２の反応性イオン食刻
雰囲気に、ポリシリコン層はさらされた。ポリシリコン
の第１の層はこのように食刻され、基体上に実質的に水
平及び実質的に垂直な表面を形成した。構造体は、ポリ
シリコン層の表面にｓｏｏ、Ｌの二酸化シリコン層を形
成するために、熱酸化雰囲気中に置かれた。熱酸化の条
件は、湿質ＨＣＬ（１：１）の熱酸化雰囲気中において
９２５℃、２０分であった。５００Ａの厚さの窒化シリ
コン層は、Ｈ２のキャリア・ガスにＳｉＨ４千ＮＨ３を
用いた１０００℃における化学気相付着により付着され
た。７０００Ａの厚さのポリシリコンの第２層が、Ｎ２
のキャリア・ガスにＳ ｒ Ｈ４を用いた６２５℃にお
ける低圧化学気相付着により付着された。ポリシリコン
の第２層は、狭い寸法の誘電体領域即ち側壁のパターン
を形成するために、約０．１４乃至０．１８ワット／Ｃ
ｍ２、約５０乃至１００ミクロンＨ８の圧力の平行なプ
レートの反応器中における、９０％Ｈ２中のＳＦ ＋
Ｃ／１２（７，５％、２．５％）の反応性イオン食刻の
雰囲気にさらされた。ポリシリコンの第２層は、側壁上
に二酸化シリコン表面を形成するために酸化され、その
結果、最終的な側壁構造を生じる。側壁の反応性イオン
食刻ステップ及び再酸化の間に食刻ストップ及び酸化障
壁として慟らく薄い約５ｏｏＡの窒化シリコン層は、約
４０ミクロンＨｇの圧力、０．１８乃至０．２６ワツト
／Ｃｍ２の範囲の電力密度、２０乃至４０ＣＣ／分のガ
ス流速であるＣＦ４等の雰囲気を用いた平行なプレート
の反応器中における反応性イオン食刻により、除去され
る。反応性イオン食刻による除去は、接点領域のアンダ
ーカットを無くしてくれる。ポリシリコン上の残ってい
るＳｉ３Ｎ４層は、熱せられた（１６５℃）Ｈ３ＰＯ４
を用いて除去される。ポリシリコン層は、約１１５℃に
加熱されたパイロカテコール食刻溶液を用いて除去され
る。食刻溶液は、エチレンジアミン、パイロカテコール
及びイオン化されていない（ｄｅ−ｉｏｎｉｚｅｄ ）
水（７，５ｒｎｌ ： ２．５ｇ： １ｍ７！ の比）
を含む。このプロセスの結果、絶縁層上に狭い寸法の誘
電体領域即ち側壁のパターンを生じる。アルミニウム層
が、第１絶縁層及び側壁の全表面上に真空蒸着で全面付
着される。このアルミニウム層の厚さは約５ｏｏｏＡで
ある。狭い寸法の合成領域は、二酸化シリコン、窒化シ
リコン、ポリシリコンの第２層及びポリシリコンの第２
層の酸化がら形成された二酸化シリコン層より成る。ポ
リイミド層は通常のスピン・オン・プロセスにより適用
される。構造体は反応性イオン食刻される。食刻は、約
４０ミクロンＨｇの圧力及び５００ワツトの入力電力で
、酸素雰囲気を用いる平行なプレートの反応器中で行な
われる。写真中の白い塊は、試料の準備中社主じたシリ
コン片−である。塊は、本来の構造体における欠陥では
ない。金属層は、ｓ ｏ ＯｍＡ の燐酸、５０ｍ１の
硝酸、５０ｍ７１の酢酸、１００ｍＪ のイオン化され
ていない水、４５℃の温度の表面活性剤２乃至３ｍＡ
を含む溶液を用いて食刻される。残っているポリイミド
層は、たる（ｂａｒｒｅｌ ）型のプラズマ食刻装置、
酸素雰囲気及び３００乃至４００ワツトの入力電力を用
いる典型的な酸素灰化プロセスにより除去される。
して実行可能な構造体が、シリコン基体上に形成された
。４００Ａの第１絶縁層が、シリコン基体上に熱酸化に
より形成された。１０４００大のポリシリコンの第１の
層が、低圧化学気相付着により付着された。１６００Ａ
の窒化シリコン層（示されず）が、ＮＨ３＋Ｓｉ３Ｈ４
の雰囲気中１０００℃の条件で化学気相付着プロセスに
より付着された。フォトレジスト層は酸素灰化法により
除去された。窒化シリコン層をマスクとして用いて、０
．１４乃至０．１８ワット／Ｃｍ２及び平行なプレート
のＦＬ、 Ｆ、反応器中の圧力が約５０乃至１００ミク
ロンＨ８の条件で、ＳＦ６十Ｃ１２の反応性イオン食刻
雰囲気に、ポリシリコン層はさらされた。ポリシリコン
の第１の層はこのように食刻され、基体上に実質的に水
平及び実質的に垂直な表面を形成した。構造体は、ポリ
シリコン層の表面にｓｏｏ、Ｌの二酸化シリコン層を形
成するために、熱酸化雰囲気中に置かれた。熱酸化の条
件は、湿質ＨＣＬ（１：１）の熱酸化雰囲気中において
９２５℃、２０分であった。５００Ａの厚さの窒化シリ
コン層は、Ｈ２のキャリア・ガスにＳｉＨ４千ＮＨ３を
用いた１０００℃における化学気相付着により付着され
た。７０００Ａの厚さのポリシリコンの第２層が、Ｎ２
のキャリア・ガスにＳ ｒ Ｈ４を用いた６２５℃にお
ける低圧化学気相付着により付着された。ポリシリコン
の第２層は、狭い寸法の誘電体領域即ち側壁のパターン
を形成するために、約０．１４乃至０．１８ワット／Ｃ
ｍ２、約５０乃至１００ミクロンＨ８の圧力の平行なプ
レートの反応器中における、９０％Ｈ２中のＳＦ ＋
Ｃ／１２（７，５％、２．５％）の反応性イオン食刻の
雰囲気にさらされた。ポリシリコンの第２層は、側壁上
に二酸化シリコン表面を形成するために酸化され、その
結果、最終的な側壁構造を生じる。側壁の反応性イオン
食刻ステップ及び再酸化の間に食刻ストップ及び酸化障
壁として慟らく薄い約５ｏｏＡの窒化シリコン層は、約
４０ミクロンＨｇの圧力、０．１８乃至０．２６ワツト
／Ｃｍ２の範囲の電力密度、２０乃至４０ＣＣ／分のガ
ス流速であるＣＦ４等の雰囲気を用いた平行なプレート
の反応器中における反応性イオン食刻により、除去され
る。反応性イオン食刻による除去は、接点領域のアンダ
ーカットを無くしてくれる。ポリシリコン上の残ってい
るＳｉ３Ｎ４層は、熱せられた（１６５℃）Ｈ３ＰＯ４
を用いて除去される。ポリシリコン層は、約１１５℃に
加熱されたパイロカテコール食刻溶液を用いて除去され
る。食刻溶液は、エチレンジアミン、パイロカテコール
及びイオン化されていない（ｄｅ−ｉｏｎｉｚｅｄ ）
水（７，５ｒｎｌ ： ２．５ｇ： １ｍ７！ の比）
を含む。このプロセスの結果、絶縁層上に狭い寸法の誘
電体領域即ち側壁のパターンを生じる。アルミニウム層
が、第１絶縁層及び側壁の全表面上に真空蒸着で全面付
着される。このアルミニウム層の厚さは約５ｏｏｏＡで
ある。狭い寸法の合成領域は、二酸化シリコン、窒化シ
リコン、ポリシリコンの第２層及びポリシリコンの第２
層の酸化がら形成された二酸化シリコン層より成る。ポ
リイミド層は通常のスピン・オン・プロセスにより適用
される。構造体は反応性イオン食刻される。食刻は、約
４０ミクロンＨｇの圧力及び５００ワツトの入力電力で
、酸素雰囲気を用いる平行なプレートの反応器中で行な
われる。写真中の白い塊は、試料の準備中社主じたシリ
コン片−である。塊は、本来の構造体における欠陥では
ない。金属層は、ｓ ｏ ＯｍＡ の燐酸、５０ｍ１の
硝酸、５０ｍ７１の酢酸、１００ｍＪ のイオン化され
ていない水、４５℃の温度の表面活性剤２乃至３ｍＡ
を含む溶液を用いて食刻される。残っているポリイミド
層は、たる（ｂａｒｒｅｌ ）型のプラズマ食刻装置、
酸素雰囲気及び３００乃至４００ワツトの入力電力を用
いる典型的な酸素灰化プロセスにより除去される。
金属の側壁即ち狭い寸法の領域が、互いに金属接点領域
を分離する。
を分離する。
ポリシリコンの第１の層のＲＩＢ（反応性イオン食刻）
の間、熱二酸化シリコンに対するポリシリコンの食刻速
度の比が１０倍より大きいので、エピタキシャル・シリ
コン基体への影響は、食刻ストップとして慟らく二酸化
シリコン層のような第１の絶縁層により防げる。ポリシ
リコンの第１５ｏｏ、ＬのＳｉ３Ｎ４の膜は、エミッタ
・ベース接合に対して表面安定化を提供する。さらに、
５０ｏＡのＳ ｒ ３Ｎ ４ ｒｇＡは、側壁形成の間
に食刻ストップ及び接点の酸化障壁として慟らく。ポリ
シリコンの第２の付着は主に、狭い寸法の絶縁領域の幅
を決める。３７００Ａの再酸化層は、ポリシリコンの第
１の層の除去の間、ポリシリコンの第２層を保護する。
の間、熱二酸化シリコンに対するポリシリコンの食刻速
度の比が１０倍より大きいので、エピタキシャル・シリ
コン基体への影響は、食刻ストップとして慟らく二酸化
シリコン層のような第１の絶縁層により防げる。ポリシ
リコンの第１５ｏｏ、ＬのＳｉ３Ｎ４の膜は、エミッタ
・ベース接合に対して表面安定化を提供する。さらに、
５０ｏＡのＳ ｒ ３Ｎ ４ ｒｇＡは、側壁形成の間
に食刻ストップ及び接点の酸化障壁として慟らく。ポリ
シリコンの第２の付着は主に、狭い寸法の絶縁領域の幅
を決める。３７００Ａの再酸化層は、ポリシリコンの第
１の層の除去の間、ポリシリコンの第２層を保護する。
他の全ての領域もまた、ポリシリコンの第１の層の除去
の間にＳｉＯ３又は５１０２／Ｓ ｉａ Ｎ ４の層に
より保護される。
の間にＳｉＯ３又は５１０２／Ｓ ｉａ Ｎ ４の層に
より保護される。
金属の付着後、金属はスタッドの側面上では実質的によ
り薄くなる。スタッド間の金属ライン幅は、３．０Ａｔ
ｍのフォトリソグラフィ画成開孔がら１．４μｍまで減
少された。これらの試料のスタッド幅は０．８μｍであ
り、高さは約１．１μｍである。
り薄くなる。スタッド間の金属ライン幅は、３．０Ａｔ
ｍのフォトリソグラフィ画成開孔がら１．４μｍまで減
少された。これらの試料のスタッド幅は０．８μｍであ
り、高さは約１．１μｍである。
Ｉｎ接する金属ラインの完全な分離を達成するために、
スタッドの頂上から全ての金属が除去された。幾くつか
の異なる形状の構造体について、電気的な連続性のテス
トが行なわれた。金属のショートは全く見つからなかっ
たし、二酸化シリコンの第１の、Ｓｌ！！縁層のブレー
クダウンが約２５Ｖで起った後においてのみ、構造体は
テストがうまく行がなかった０曲線のグラフが第１５図
に示されている。
スタッドの頂上から全ての金属が除去された。幾くつか
の異なる形状の構造体について、電気的な連続性のテス
トが行なわれた。金属のショートは全く見つからなかっ
たし、二酸化シリコンの第１の、Ｓｌ！！縁層のブレー
クダウンが約２５Ｖで起った後においてのみ、構造体は
テストがうまく行がなかった０曲線のグラフが第１５図
に示されている。
制限されずに立った側壁のスタッド構造体が製造された
。反応性イオン食刻及び側壁のポリシリコンの食刻の間
に、下のエピタキシャル層は、全ての領域にＳｉ９゜順
が存在するので、影響されない。
。反応性イオン食刻及び側壁のポリシリコンの食刻の間
に、下のエピタキシャル層は、全ての領域にＳｉ９゜順
が存在するので、影響されない。
スタッドの高さは１．１μｍであり、幅は０．８μｍで
あった。
あった。
さらに、金属ラインの分離を得るために、スタッド領域
の上の金属の選択的な露出及び除去が達成され得ること
が、示された。金属ラインの幅は、公称値から１．６μ
ｍも減少され得る（３μｍから１．４μｍへ）、さらに
、完全な金属の適用範囲が全ての接点領域で得られる。
の上の金属の選択的な露出及び除去が達成され得ること
が、示された。金属ラインの幅は、公称値から１．６μ
ｍも減少され得る（３μｍから１．４μｍへ）、さらに
、完全な金属の適用範囲が全ての接点領域で得られる。
全ての像は、”ピーク”の金属の食刻後、それらの大き
さに独立に得られた。
さに独立に得られた。
第１図及び第２図は、公知の先行技術によるバイポーラ
・トランジスタ構造体を概略的に示す。 第３図は、本発明によるバイポーラ・トランジスタ構造
体の１実施例を概略的に示す。第４図は、第１及び第２
の図に示された先行技術の構造体と第３図の実施例との
間の電流スイッチ・エミッタ・フォロア論理ゲート機能
の比較を示す。第５Ａ乃至第５Ｆの図は、本発明の装置
構造を形成するためのある方法の実施例を示す。第６図
は、本発明の電界効果トランジスタの実施例を示す。第
７Ａ乃至第７Ｇの図は、本発明により装置構造体を製造
する他の方法の実施例を示す。第８図は、第７Ａ乃至第
７Ｇの図のプロセスの結果の平面図を示す。第９Ａ乃至
第９Ｈの図は、本発明により製品を形成するためのさら
に他の方法の実施例及びその結果出来る構造体を示す。 第１０及び第１１の図は、本発明により作られる第１２
図のメモリ・セルについての製造の２つの異なる段階に
おける水平方向のレイアウトを示す。第１３Ａ乃至第１
３Ｄの図は、本発明の他の方法の実施例を使用してさら
に小さなバイポーラ・トランジスタを作るプロセスを示
す、第１４Ａ乃至第１４Ｃの図は、本発明の一部分とし
てセルフ・アラインされたポリシリコンのエミッタ接点
の形成方法の実施例を示す。第１５図は、テスト・パタ
ーンについての連続性のテスト結果を示すグラフである
。 ５０・・・・基体、５２・・・・第１絶縁層、５３・・
・・ポリシリコン層、５５・・・・第２絶縁層、５６・
・・・狭い寸法の領域、５７・・・・導電体層。
・トランジスタ構造体を概略的に示す。 第３図は、本発明によるバイポーラ・トランジスタ構造
体の１実施例を概略的に示す。第４図は、第１及び第２
の図に示された先行技術の構造体と第３図の実施例との
間の電流スイッチ・エミッタ・フォロア論理ゲート機能
の比較を示す。第５Ａ乃至第５Ｆの図は、本発明の装置
構造を形成するためのある方法の実施例を示す。第６図
は、本発明の電界効果トランジスタの実施例を示す。第
７Ａ乃至第７Ｇの図は、本発明により装置構造体を製造
する他の方法の実施例を示す。第８図は、第７Ａ乃至第
７Ｇの図のプロセスの結果の平面図を示す。第９Ａ乃至
第９Ｈの図は、本発明により製品を形成するためのさら
に他の方法の実施例及びその結果出来る構造体を示す。 第１０及び第１１の図は、本発明により作られる第１２
図のメモリ・セルについての製造の２つの異なる段階に
おける水平方向のレイアウトを示す。第１３Ａ乃至第１
３Ｄの図は、本発明の他の方法の実施例を使用してさら
に小さなバイポーラ・トランジスタを作るプロセスを示
す、第１４Ａ乃至第１４Ｃの図は、本発明の一部分とし
てセルフ・アラインされたポリシリコンのエミッタ接点
の形成方法の実施例を示す。第１５図は、テスト・パタ
ーンについての連続性のテスト結果を示すグラフである
。 ５０・・・・基体、５２・・・・第１絶縁層、５３・・
・・ポリシリコン層、５５・・・・第２絶縁層、５６・
・・・狭い寸法の領域、５７・・・・導電体層。
Claims (1)
- 【特許請求の範囲】 所定位置に開口を有する層を半導体基板の表面に形成し
て、前記開口の側壁に絶縁体を形成する方法において、 前記開口における前記半導体基板の表面及び前記側壁に
窒化シリコン層を形成し、前記窒化シリコン層の上にポ
リシリコン層を形成し、垂直方向に優先食刻するドライ
食刻により前記側壁の前記ポリシリコン層を残して前記
開口における前記半導体基板の表面の前記ポリシリコン
層を除去し、前記側壁の前記ポリシリコン層を酸化して
少くとも１部分を二酸化シリコン層に変えることを特徴
とする、開口側壁に絶縁体を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US167184 | 1980-07-08 | ||
| US06/167,184 US4400865A (en) | 1980-07-08 | 1980-07-08 | Self-aligned metal process for integrated circuit metallization |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099812A Division JPS5778136A (en) | 1980-07-08 | 1981-06-29 | Method of fabricating semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0340432A true JPH0340432A (ja) | 1991-02-21 |
| JPH0580142B2 JPH0580142B2 (ja) | 1993-11-08 |
Family
ID=22606300
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099812A Granted JPS5778136A (en) | 1980-07-08 | 1981-06-29 | Method of fabricating semiconductor device |
| JP1265314A Granted JPH0340432A (ja) | 1980-07-08 | 1989-10-13 | 半導体装置 |
| JP2330956A Granted JPH0418735A (ja) | 1980-07-08 | 1990-11-30 | バイポーラ型半導体装置の製造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099812A Granted JPS5778136A (en) | 1980-07-08 | 1981-06-29 | Method of fabricating semiconductor device |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2330956A Granted JPH0418735A (ja) | 1980-07-08 | 1990-11-30 | バイポーラ型半導体装置の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4400865A (ja) |
| EP (1) | EP0043942B1 (ja) |
| JP (3) | JPS5778136A (ja) |
| AU (1) | AU7266181A (ja) |
| BR (1) | BR8104010A (ja) |
| CA (1) | CA1166760A (ja) |
| DE (1) | DE3177099D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4471522A (en) * | 1980-07-08 | 1984-09-18 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes |
| US4758528A (en) * | 1980-07-08 | 1988-07-19 | International Business Machines Corporation | Self-aligned metal process for integrated circuit metallization |
| DE3174824D1 (en) * | 1980-12-17 | 1986-07-17 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
| US4508579A (en) * | 1981-03-30 | 1985-04-02 | International Business Machines Corporation | Lateral device structures using self-aligned fabrication techniques |
| US4521952A (en) * | 1982-12-02 | 1985-06-11 | International Business Machines Corporation | Method of making integrated circuits using metal silicide contacts |
| US4551906A (en) * | 1983-12-12 | 1985-11-12 | International Business Machines Corporation | Method for making self-aligned lateral bipolar transistors |
| US4546535A (en) * | 1983-12-12 | 1985-10-15 | International Business Machines Corporation | Method of making submicron FET structure |
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