JPH0334352A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は薄膜抵抗体を有した半導体装置の製造方法に関
し。
し。
半導体基板及び薄膜抵抗体各々と良好なコンタクトを有
して、配線電極が形成できることを目的とし。
して、配線電極が形成できることを目的とし。
半導体基板上に順次、第一の絶縁膜、薄膜抵抗体を積層
した後、該薄膜抵抗体をパタニングし。
した後、該薄膜抵抗体をパタニングし。
更に、第二の絶縁膜を積層し、該第一及び第二の絶縁膜
をエツチングして該半導体基板を表出する電極窓を開口
し２全面に燐珪酸ガラス膜を被覆する工程と、該薄膜抵
抗体の上の該燐珪酸ガラス膜及び該第二の絶縁膜をエツ
チングして該薄膜抵抗体を表出する抵抗窓を開口し、プ
ラズマイオンにより該抵抗窓内に表出した該薄膜抵抗体
をドライエツチングし、続いて、該燐珪酸ガラス膜を弗
酸水溶液により全面除去して、前記電極窓内及び抵抗窓
内に金属配線を形成する工程とを含むように構成する。
をエツチングして該半導体基板を表出する電極窓を開口
し２全面に燐珪酸ガラス膜を被覆する工程と、該薄膜抵
抗体の上の該燐珪酸ガラス膜及び該第二の絶縁膜をエツ
チングして該薄膜抵抗体を表出する抵抗窓を開口し、プ
ラズマイオンにより該抵抗窓内に表出した該薄膜抵抗体
をドライエツチングし、続いて、該燐珪酸ガラス膜を弗
酸水溶液により全面除去して、前記電極窓内及び抵抗窓
内に金属配線を形成する工程とを含むように構成する。
本発明は半導体装置の製造方法に関する。
特に、薄膜抵抗体を有した半導体装置の半導体基板と良
好なオーミックコンタクトを形成する配線電極形成方法
に関する。
好なオーミックコンタクトを形成する配線電極形成方法
に関する。
近年、半導体装置の高集積化、高微細化にともない１表
面の薄膜抵抗体、配線電極の製法も高度な技術が必要と
される。
面の薄膜抵抗体、配線電極の製法も高度な技術が必要と
される。
従来の薄膜抵抗を有した半導体装置においてはアルミニ
ウム（ＡＩり電極等を形成する前のウェハー表面の清浄
化処理を弗酸溶液などにより行っていた。
ウム（ＡＩり電極等を形成する前のウェハー表面の清浄
化処理を弗酸溶液などにより行っていた。
従来技術のままで、半導体基板と薄膜抵抗体のそれぞれ
が配線電極と良好なオーミックコンタクトを維持しよう
とする場合、Ａｌなどの配線電極と珪酸クロム（ＣｒＳ
ｉＯ） −ニクロム（ＮｉＣｒ）、窒化チタン（ＴｉＮ
）等の薄膜抵抗体の界面に形威されると予想される不導
体により、良好なコンタクトを維持するのが困難である
。
が配線電極と良好なオーミックコンタクトを維持しよう
とする場合、Ａｌなどの配線電極と珪酸クロム（ＣｒＳ
ｉＯ） −ニクロム（ＮｉＣｒ）、窒化チタン（ＴｉＮ
）等の薄膜抵抗体の界面に形威されると予想される不導
体により、良好なコンタクトを維持するのが困難である
。
また、プラズマを利用したドライ前処理においても、ア
ルゴン（Ａｒ） イオン等の衝撃により、半導体基板に
ダメージが残存して、同様に良好なコンタクトの維持が
困難であった。
ルゴン（Ａｒ） イオン等の衝撃により、半導体基板に
ダメージが残存して、同様に良好なコンタクトの維持が
困難であった。
〔発明が解決しようとする課題］
従って、従来技術においては、半導体基板と薄膜抵抗体
とを、同時に配線電極とコンタクトするのは不可能であ
った。
とを、同時に配線電極とコンタクトするのは不可能であ
った。
本発明は、前記の問題点を解決し、半導体基板及び薄膜
抵抗体各々と良好なコンタクトを有して。
抵抗体各々と良好なコンタクトを有して。
配線電極が形成できる半導体装置の製造方法を提供する
ことを目的とする。
ことを目的とする。
第１図は１本発明の原理説明図である。
図において、ｌは半導体基板、２は第一の絶縁膜、３は
薄膜抵抗体、４は第二の絶縁膜、５は電極窓、６は燐珪
酸ガラス（ＰＳＧ）膜、７は抵抗窓。
薄膜抵抗体、４は第二の絶縁膜、５は電極窓、６は燐珪
酸ガラス（ＰＳＧ）膜、７は抵抗窓。
８はプラズマイオン、９は金属配線である。
第１図（ａ）に示すように。
半導体基板ｌ上に第一の絶縁膜２を形威し、その上に薄
膜抵抗体３を形成してパタニングする。
膜抵抗体３を形成してパタニングする。
更に、第二の絶縁膜４を被覆した後、電極窓５を開口す
る。
る。
次に、第１図（ｂ）に示すように。
ＣＶＤ法によりＰＳＧ膜６を被覆した後、抵抗窓７を開
口し、続いて高周波エツチングを行い、プラズマイオン
８により、抵抗窓７内の抵抗体表面の不導体を除去する
。この場合、電極窓５はｐｓｃ膜６に覆われているため
、プラズマイオン８によって、半導体基板１の表面にダ
メージを与えることはない。
口し、続いて高周波エツチングを行い、プラズマイオン
８により、抵抗窓７内の抵抗体表面の不導体を除去する
。この場合、電極窓５はｐｓｃ膜６に覆われているため
、プラズマイオン８によって、半導体基板１の表面にダ
メージを与えることはない。
次いで、第１図（Ｃ）に示すように。
弗酸水溶液で、 ＰＳＧ膜６を全面除去すると共に。
電極窓５及び抵抗窓７の表面を清浄化する。続いて、金
属配線９を全面に形成し、パタニングして電極及び抵抗
の配線パターンを形成する。
属配線９を全面に形成し、パタニングして電極及び抵抗
の配線パターンを形成する。
（作用）
本発明では、第１図の如く、配線電極形成前の電極窓内
には、すべて本発明の特徴であるＰＳＧ膜が存在してい
る。
には、すべて本発明の特徴であるＰＳＧ膜が存在してい
る。
従って、プラズマを利用したドライ前処理の場合には、
電極窓に、 ＰＳＧ膜があるため９半導体基板にダメー
ジを与えず、抵抗窓内の不導体膜のみが除去される。
電極窓に、 ＰＳＧ膜があるため９半導体基板にダメー
ジを与えず、抵抗窓内の不導体膜のみが除去される。
また、電極窓内にあるｐｓｃ膜は、その後の弗酸前処理
により除去される。
により除去される。
これにより、半導体基板及び薄膜抵抗体それぞれと良好
なコンタクト抵抗を有して、配線電極を形成することが
できる。
なコンタクト抵抗を有して、配線電極を形成することが
できる。
〔実施例〕
第２図は本発明の一実施例の工程順模式断面図である。
図において、 １０はＳｉ基板、 １１はＳｉＯ□膜、
１２はＣｒ５ｉＯ膜、 １３は５ｉｎ２膜、１４はＰ電
極窓、１５はＰＳＧ膜、１６は抵抗窓、 １７はＡｒ４
イオン、１８はＡｎ配線である。
１２はＣｒ５ｉＯ膜、 １３は５ｉｎ２膜、１４はＰ電
極窓、１５はＰＳＧ膜、１６は抵抗窓、 １７はＡｒ４
イオン、１８はＡｎ配線である。
第２図（ａ）に示すように。
エミッタ・ベース領域を形成したＳｉ基板１０の上に熱
酸化により、 ５ｉＯｚ膜１１を４，０００Åの厚さに
形成した後、薄膜抵抗体としてＣｒ５ｉＯ膜１２をＳｉ
Ｏ２膜１１上にスパッタして積層した後、パタニングし
て薄膜抵抗を形成する。
酸化により、 ５ｉＯｚ膜１１を４，０００Åの厚さに
形成した後、薄膜抵抗体としてＣｒ５ｉＯ膜１２をＳｉ
Ｏ２膜１１上にスパッタして積層した後、パタニングし
て薄膜抵抗を形成する。
次に、第２図（ｂ）に示すように
剥膜抵抗のＣｒ５ｉＯ膜１２の上にＣＶＤ法によりＳｉ
Ｏ□膜１３を２，０００人の厚さに形成する。
Ｏ□膜１３を２，０００人の厚さに形成する。
続いて、第２図（ｃ）に示すように
ＳｉＯ□膜１２． ＳｉＯ□膜１１を順次パタニングし
て、電極芯１４を開口する。
て、電極芯１４を開口する。
第２図（ｄ）に示すように。
基板全面ニ、 ｃｖｏ法によりＰＳＧ膜１５を１ 、０
００人の厚さに成長する。
００人の厚さに成長する。
次いで、第２図（ｅ）に示すように。
抵抗窓１６をパタニングにより開口したあと、高周波エ
ツチングをガスの圧力が１（ｉｎ ＴＯｒｒ＋ Ａｒ流
量が５０ｍ １７ｍ１ｎ、 ＲＦバイアス１，０ＯＯ
Ｖ、出力８００Ｗの条件で３分間行い、 Ａｒ’イオン
により、抵抗窓１６内のＣｒ５ｉＯ膜１２の表面を清浄
化して、窒素ガス中のアニーリング等で形成された恐れ
のある不導体の薄膜等を除去する。この時、電極窓１１
はＰＳＧ膜１５が被覆されており、 Ｓｉ基板１０にダ
メージを与えない。
ツチングをガスの圧力が１（ｉｎ ＴＯｒｒ＋ Ａｒ流
量が５０ｍ １７ｍ１ｎ、 ＲＦバイアス１，０ＯＯ
Ｖ、出力８００Ｗの条件で３分間行い、 Ａｒ’イオン
により、抵抗窓１６内のＣｒ５ｉＯ膜１２の表面を清浄
化して、窒素ガス中のアニーリング等で形成された恐れ
のある不導体の薄膜等を除去する。この時、電極窓１１
はＰＳＧ膜１５が被覆されており、 Ｓｉ基板１０にダ
メージを与えない。
続いて、第２図（ｆ）に示すように。
Ｓｉ基板１０表面のｐｓｃ膜１５を１〜５％の弗酸水溶
液で、 １０〜３０秒間全面除去すると共に、電極窓１
４及び抵抗窓１６の表面を清浄化する。
液で、 １０〜３０秒間全面除去すると共に、電極窓１
４及び抵抗窓１６の表面を清浄化する。
最後に、 ＡｆｆｉをスパッタでＳｉ基板１０上の全
面に７ 、０００人の厚さに形威し、パタニングしてエ
ミッタ・ベース・コレクタ電極及び抵抗のＡ１配＆ｆｆ
１Ｂを形成する。
面に７ 、０００人の厚さに形威し、パタニングしてエ
ミッタ・ベース・コレクタ電極及び抵抗のＡ１配＆ｆｆ
１Ｂを形成する。
［発明の効果〕
本発明による半導体基板及び薄膜抵抗体の電極配線との
コンタクト抵抗を、ケルビン法にて測定した。
コンタクト抵抗を、ケルビン法にて測定した。
第３図にコンタクト抵抗の測定パターンを示す。
薄膜抵抗と配線電極のコンタクト面積は４μｍの角であ
る。又測定電流は１００μＡである。
る。又測定電流は１００μＡである。
測定結果を第１表に示す。
第 １ 表
本発明と従来例のコンタクト抵抗の比較第１表に示すよ
うに、従来の技術である弗酸前処理を行うと、基板と電
極間のコンタクト抵抗はｌＯΩと低いが、薄膜抵抗と電
極間のコンタクト抵抗は５００Ωと高くなる。
うに、従来の技術である弗酸前処理を行うと、基板と電
極間のコンタクト抵抗はｌＯΩと低いが、薄膜抵抗と電
極間のコンタクト抵抗は５００Ωと高くなる。
これに対し１本発明の方法によれば、基板と電極間は１
０Ωであるが、薄膜抵抗と電極間の抵抗は２０ ｍΩと
可なり低くすることができた。
０Ωであるが、薄膜抵抗と電極間の抵抗は２０ ｍΩと
可なり低くすることができた。
これにより２本発明では、半導体基板及び薄膜抵抗に対
する配線電極の良好なコンタクトを得ることができた。
する配線電極の良好なコンタクトを得ることができた。
第１図は本発明の原理説明図
第２図は本発明の一実施例の工程順模式断面図２第３図
はコンタクト抵抗測定パターン である。 図において。 １は半導体基板、 ２は絶縁膜。 ３は薄膜抵抗体、 ４は絶縁膜。 ５は電極窓、 ６はＰＳＧ膜。 １１はＳｉＯ□膜。 １３はＳｉＯ□膜。 １５はＰＳＧｌｆｆ。 １７はＡｒ＋イオン。 １２はＣｒ５ｉＯ膜。 １４は電極窓。 １６は抵抗窓。 １８はＡ１配線 コン９フト爪ｖＬツｊ１定ｌでターン 第 ３ 図
はコンタクト抵抗測定パターン である。 図において。 １は半導体基板、 ２は絶縁膜。 ３は薄膜抵抗体、 ４は絶縁膜。 ５は電極窓、 ６はＰＳＧ膜。 １１はＳｉＯ□膜。 １３はＳｉＯ□膜。 １５はＰＳＧｌｆｆ。 １７はＡｒ＋イオン。 １２はＣｒ５ｉＯ膜。 １４は電極窓。 １６は抵抗窓。 １８はＡ１配線 コン９フト爪ｖＬツｊ１定ｌでターン 第 ３ 図
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に順次、第一の絶縁膜（２）、薄膜
抵抗体（３）を積層した後、該薄膜抵抗体（３）をパタ
ニングし、更に、第二の絶縁膜（４）を積層し、該第一
及び第二の絶縁膜（２）、（４）をエッチングして該半
導体基板（１）を表出する電極窓を開口し、全面に燐珪
酸ガラス膜（６）を被覆する工程と、 該薄膜抵抗体（３）の上の該燐珪酸ガラス膜（６）及び
該第二の絶縁膜（４）をエッチングして該薄膜抵抗体（
３）を表出する抵抗窓（７）を開口し、プラズマイオン
（８）により該抵抗窓（７）内に表出した該薄膜抵抗体
（３）をドライエッチングし、続いて、該燐珪酸ガラス
膜（６）を弗酸水溶液により全面除去して、前記電極窓
（５）内及び抵抗窓（７）内に金属配線（９）を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784389A JP2699559B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784389A JP2699559B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334352A true JPH0334352A (ja) | 1991-02-14 |
| JP2699559B2 JP2699559B2 (ja) | 1998-01-19 |
Family
ID=15857113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16784389A Expired - Lifetime JP2699559B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699559B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312515B2 (en) | 2003-06-11 | 2007-12-25 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| CN102129965A (zh) * | 2009-11-30 | 2011-07-20 | 英特赛尔美国股份有限公司 | 薄膜电阻器 |
| US7999352B2 (en) | 2004-02-19 | 2011-08-16 | Ricoh Company, Ltd. | Semiconductor device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4610205B2 (ja) | 2004-02-18 | 2011-01-12 | 株式会社リコー | 半導体装置 |
| JP4549075B2 (ja) | 2004-02-19 | 2010-09-22 | 株式会社リコー | 半導体装置及びその製造方法 |
| JP4936643B2 (ja) | 2004-03-02 | 2012-05-23 | 株式会社リコー | 半導体装置及びその製造方法 |
| JP4446771B2 (ja) | 2004-03-23 | 2010-04-07 | 株式会社リコー | 半導体装置 |
| JP4776199B2 (ja) | 2004-09-30 | 2011-09-21 | 株式会社リコー | 半導体装置の製造方法 |
-
1989
- 1989-06-29 JP JP16784389A patent/JP2699559B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312515B2 (en) | 2003-06-11 | 2007-12-25 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| US7718502B2 (en) | 2003-06-11 | 2010-05-18 | Ricoh Company, Ltd. | Semiconductor apparatus including a thin-metal-film resistor element and a method of manufacturing the same |
| US7999352B2 (en) | 2004-02-19 | 2011-08-16 | Ricoh Company, Ltd. | Semiconductor device |
| CN102129965A (zh) * | 2009-11-30 | 2011-07-20 | 英特赛尔美国股份有限公司 | 薄膜电阻器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2699559B2 (ja) | 1998-01-19 |
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