JPH0333943A - クロックステップ方式 - Google Patents
クロックステップ方式Info
- Publication number
- JPH0333943A JPH0333943A JP1168522A JP16852289A JPH0333943A JP H0333943 A JPH0333943 A JP H0333943A JP 1168522 A JP1168522 A JP 1168522A JP 16852289 A JP16852289 A JP 16852289A JP H0333943 A JPH0333943 A JP H0333943A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- write
- register
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- 238000003745 diagnosis Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセッサにおけるメモリの読み出し・書き
込み動作をともなうクロックステップ方式に関する。
込み動作をともなうクロックステップ方式に関する。
従来、プロセッサにおけるメモリの読み出し・書き込み
動作をともなうクロックステップは、プロセッサ側のク
ロックステップ動作に同期して、プロセッサに対するメ
モリの読み出し・書き込み動作を行う制御回路を付加し
たメモリをプロセッサに接続することにより行っていた
。
動作をともなうクロックステップは、プロセッサ側のク
ロックステップ動作に同期して、プロセッサに対するメ
モリの読み出し・書き込み動作を行う制御回路を付加し
たメモリをプロセッサに接続することにより行っていた
。
従来の方式では、メモリ側にプロセッサ側のクロックス
テップ動作に同期してプロセッサに対するメモリの読み
出し・書き込み動作を行う制御回路が必要となり、メモ
リのハードウェア量を増加させ、かつ複雑化させる欠点
がある。
テップ動作に同期してプロセッサに対するメモリの読み
出し・書き込み動作を行う制御回路が必要となり、メモ
リのハードウェア量を増加させ、かつ複雑化させる欠点
がある。
本発明のクロックステップ方式は、プロセッサのクロッ
クを制御するクロック制御手段と、プロセッサ内部のレ
ジスタの内容をシフトバスで読み書きするレジスタリー
ドライト手段と、プロセッサとバスとのインターフェー
スを制御するボート制御手段と、前記クロック制御手段
とレジスタリードライト手段とボート制御手段とを制御
する診断プロセッサと、メモリデータを記憶する診断プ
ロセッサ制御下のファイル装置とを備えている。
クを制御するクロック制御手段と、プロセッサ内部のレ
ジスタの内容をシフトバスで読み書きするレジスタリー
ドライト手段と、プロセッサとバスとのインターフェー
スを制御するボート制御手段と、前記クロック制御手段
とレジスタリードライト手段とボート制御手段とを制御
する診断プロセッサと、メモリデータを記憶する診断プ
ロセッサ制御下のファイル装置とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を表わすブロック図である。
本クロックステップ方式は、プロセッサ１０・のクロッ
クを制御するクロック制御手段と、プロセッサ１０の内
部のレジスタの内容をシフトバスで読み出し・書き込み
をを行うレジスタリードライト手段４と、プロセッサ１
０とバス１１とのインターフェースを制御するボート制
御手段つと、前記クロック制御手段３とレジスタリード
ライト手段４とポート制御手段９を制御する診断プロセ
ッサ２と、診断プロセッサ２の制御下のファイル装置１
とメモリリードアドレスレジスタ５とメモリリードデー
タレジスタ６とメモリライトアドレスレジスタ７とメモ
リライトデータ８とを備えている。
クを制御するクロック制御手段と、プロセッサ１０の内
部のレジスタの内容をシフトバスで読み出し・書き込み
をを行うレジスタリードライト手段４と、プロセッサ１
０とバス１１とのインターフェースを制御するボート制
御手段つと、前記クロック制御手段３とレジスタリード
ライト手段４とポート制御手段９を制御する診断プロセ
ッサ２と、診断プロセッサ２の制御下のファイル装置１
とメモリリードアドレスレジスタ５とメモリリードデー
タレジスタ６とメモリライトアドレスレジスタ７とメモ
リライトデータ８とを備えている。
この方式ではプロセッサのクロックステップは（Ｉ）診
断プロセッサ２からポート制御手段９に対してプロセッ
サ１０とバス１１の論理的切断を指示する。ポート制御
手段９はプロセッサ１０とバス１１の論理的切断を行う
。
断プロセッサ２からポート制御手段９に対してプロセッ
サ１０とバス１１の論理的切断を指示する。ポート制御
手段９はプロセッサ１０とバス１１の論理的切断を行う
。
（ＩＩ）次に、診断プロセッサからプロセッサ１０を１
ステツプクロツクステツプを行うようクロック制御手段
３に指示する。クロック制御手段３は、プロセッサ１０
を１ステツプクロツクステツプさせる。
ステツプクロツクステツプを行うようクロック制御手段
３に指示する。クロック制御手段３は、プロセッサ１０
を１ステツプクロツクステツプさせる。
（ＩＩＩ）次に、診断プロセッサからレジスタリードラ
イト手段４に対して、メモリリードアドレスレジスタ５
．メモリライトアドレスレジスタ７、メモリライトデー
タレジスタ８の読み出しを指示する。レジスタリードラ
イト手段４は、メモリリードアドレスレジスタ５．メモ
リライトアドレスレジスタ７、メモリライトデータレジ
スタ８を読み出す。
イト手段４に対して、メモリリードアドレスレジスタ５
．メモリライトアドレスレジスタ７、メモリライトデー
タレジスタ８の読み出しを指示する。レジスタリードラ
イト手段４は、メモリリードアドレスレジスタ５．メモ
リライトアドレスレジスタ７、メモリライトデータレジ
スタ８を読み出す。
（ＩＶ）次に、診断プロセッサ３は、前記メモリリード
アドレスレジスタ５の読み出しデータにより、メモリリ
ードリクエストがプロセッサ１０で発生したことを検出
した場合、ファイル、装置１のメモリデータをメモリリ
ードデータレジスタ６に書き込むようレジスタリードラ
イト手段に指示する。
アドレスレジスタ５の読み出しデータにより、メモリリ
ードリクエストがプロセッサ１０で発生したことを検出
した場合、ファイル、装置１のメモリデータをメモリリ
ードデータレジスタ６に書き込むようレジスタリードラ
イト手段に指示する。
また、メモリライトアドレスレジスタ７の読み出しデー
タにより、メモリライドリクエストがプロセッサ１０で
発生したことを検出した場合、メモリライトデータレジ
スタ８の貌み出しデータをファイル装置１にメモリデー
タとして記憶する。
タにより、メモリライドリクエストがプロセッサ１０で
発生したことを検出した場合、メモリライトデータレジ
スタ８の貌み出しデータをファイル装置１にメモリデー
タとして記憶する。
上記（ｎ）から（ＩＶ）の手順をくりかえすことにより
、メモリの読み出し・書き込み動作をともなうプロセッ
サのクロックステップを行う。
、メモリの読み出し・書き込み動作をともなうプロセッ
サのクロックステップを行う。
本発明のクロックステップ方式は、プロセッサ側のクロ
ックステップ動作に同期して、プロセッサに対するメモ
リの読み出し・書き込み動作を行う制御回路をメモリに
付加する必要がない。したがってメモリのハードウェア
量の低減および簡単化が計れる。
ックステップ動作に同期して、プロセッサに対するメモ
リの読み出し・書き込み動作を行う制御回路をメモリに
付加する必要がない。したがってメモリのハードウェア
量の低減および簡単化が計れる。
第１図は本発明の一実施例を示すブロック図である。
１・・・ファイル装置、２・・・診断プロセッサ、３・
・・クロック制御手段、４・・・レジスタリードライト
手段、５・・・メモリリードアドレスレジスタ、６・・
・メモリリードデータレジスタ、７・・・メモリライト
アドレスレジスタ、８・・・メモリライトデータレジス
タ、９・・・ボート制御手段、１ｏ・・・プロセッサ、
１１・・・バス。
・・クロック制御手段、４・・・レジスタリードライト
手段、５・・・メモリリードアドレスレジスタ、６・・
・メモリリードデータレジスタ、７・・・メモリライト
アドレスレジスタ、８・・・メモリライトデータレジス
タ、９・・・ボート制御手段、１ｏ・・・プロセッサ、
１１・・・バス。
Claims (1)
- プロセッサのクロックを制御するクロック制御手段と、
プロセッサ内部のレジスタの内容をシフトバスで読み書
きするレジスタリードライト手段と、プロセッサとバス
とのインターフェースを制御するポート制御手段と、前
記クロック制御手段とレジスタリードライト手段とポー
ト制御手段とを制御する診断プロセッサと、メモリデー
タを記憶する診断プロセッサ制御下のファイル装置とを
具備することを特徴とするクロックステップ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168522A JPH0333943A (ja) | 1989-06-29 | 1989-06-29 | クロックステップ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168522A JPH0333943A (ja) | 1989-06-29 | 1989-06-29 | クロックステップ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0333943A true JPH0333943A (ja) | 1991-02-14 |
Family
ID=15869586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168522A Pending JPH0333943A (ja) | 1989-06-29 | 1989-06-29 | クロックステップ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0333943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8612786B1 (en) * | 2010-09-24 | 2013-12-17 | Amazon Technologies, Inc. | Deep idle mode |
-
1989
- 1989-06-29 JP JP1168522A patent/JPH0333943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8612786B1 (en) * | 2010-09-24 | 2013-12-17 | Amazon Technologies, Inc. | Deep idle mode |
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