JPH08106431A - ダイレクトメモリアクセス制御回路 - Google Patents
ダイレクトメモリアクセス制御回路Info
- Publication number
- JPH08106431A JPH08106431A JP24046594A JP24046594A JPH08106431A JP H08106431 A JPH08106431 A JP H08106431A JP 24046594 A JP24046594 A JP 24046594A JP 24046594 A JP24046594 A JP 24046594A JP H08106431 A JPH08106431 A JP H08106431A
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- JP
- Japan
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- data
- transfer
- direct memory
- memory access
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Abstract
(57)【要約】
【目的】 引数データ量が多い場合やサブルーチンコー
ルの頻度が高い場合でもスタック操作に伴うメモリ間デ
ータ転送にかかる時間を低減し、ＣＰＵにかかる負荷を
削減してソフトウェア全体の処理速度を向上させる。 【構成】 ＤＭＡＣ１のデータ長レジスタ１１は転送デ
ータ長を保持し、ソースアドレスレジスタ１２は転送元
アドレスを保持し、ディスティネーションアドレスレジ
スタ１３は転送先アドレスを保持する。ＳＰ検出演算部
２はデータバス１００上でスタックポインタ操作命令を
検出すると、検出したスタックポインタ操作命令のデー
タ長に基づいてスタックポインタ値を算出し、そのスタ
ックポインタ値をソースアドレスレジスタ１２とディス
ティネーションアドレスレジスタ１３とに夫々設定す
る。
ルの頻度が高い場合でもスタック操作に伴うメモリ間デ
ータ転送にかかる時間を低減し、ＣＰＵにかかる負荷を
削減してソフトウェア全体の処理速度を向上させる。 【構成】 ＤＭＡＣ１のデータ長レジスタ１１は転送デ
ータ長を保持し、ソースアドレスレジスタ１２は転送元
アドレスを保持し、ディスティネーションアドレスレジ
スタ１３は転送先アドレスを保持する。ＳＰ検出演算部
２はデータバス１００上でスタックポインタ操作命令を
検出すると、検出したスタックポインタ操作命令のデー
タ長に基づいてスタックポインタ値を算出し、そのスタ
ックポインタ値をソースアドレスレジスタ１２とディス
ティネーションアドレスレジスタ１３とに夫々設定す
る。
Description
【０００１】
【産業上の利用分野】本発明はダイレクトメモリアクセ
ス制御回路に関し、特にＣＰＵを用いた情報処理装置に
おけるメモリ間データ転送方式に関する。
ス制御回路に関し、特にＣＰＵを用いた情報処理装置に
おけるメモリ間データ転送方式に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置において
は、図３に示すように、ダイレクトメモリアクセスコン
トローラ（以下、ＤＭＡＣとする）１とＣＰＵ３とメモ
リ４とがデータバス１００を介して夫々互いに接続され
ている。
は、図３に示すように、ダイレクトメモリアクセスコン
トローラ（以下、ＤＭＡＣとする）１とＣＰＵ３とメモ
リ４とがデータバス１００を介して夫々互いに接続され
ている。
【０００３】ここで、ＤＭＡＣ１には転送データ長を保
持するデータ長レジスタ（Ｌ）１１と、転送元アドレス
を保持するソースアドレスレジスタ（ＳＡ）１２と、転
送先アドレスを保持するディスティネーションアドレス
レジスタ（ＤＡ）１３とが設けられている。
持するデータ長レジスタ（Ｌ）１１と、転送元アドレス
を保持するソースアドレスレジスタ（ＳＡ）１２と、転
送先アドレスを保持するディスティネーションアドレス
レジスタ（ＤＡ）１３とが設けられている。
【０００４】上記のシステムにおいてメモリ間で大量の
データを転送する場合、ＤＭＡＣ１の制御によってダイ
レクトメモリアクセスが行われている。このダイレクト
メモリアクセスを行うときには、図４に示すように、ま
ずＣＰＵ３がＤＭＡＣ１のソースアドレスレジスタ１２
に転送元アドレスを設定する（図４手順Ｓ１１）。
データを転送する場合、ＤＭＡＣ１の制御によってダイ
レクトメモリアクセスが行われている。このダイレクト
メモリアクセスを行うときには、図４に示すように、ま
ずＣＰＵ３がＤＭＡＣ１のソースアドレスレジスタ１２
に転送元アドレスを設定する（図４手順Ｓ１１）。
【０００５】次に、ＣＰＵ３はディスティネーションア
ドレスレジスタ１３に転送先アドレスを設定し（図４手
順Ｓ１２）、データ長レジスタ１１にデータ長を設定す
る（図４手順Ｓ１３）。
ドレスレジスタ１３に転送先アドレスを設定し（図４手
順Ｓ１２）、データ長レジスタ１１にデータ長を設定す
る（図４手順Ｓ１３）。
【０００６】この後に、ＣＰＵ３はＤＭＡＣ１にダイレ
クトメモリアクセス転送指示を出力することで（図４手
順Ｓ１４）、メモリ間のデータ転送が開始される。
クトメモリアクセス転送指示を出力することで（図４手
順Ｓ１４）、メモリ間のデータ転送が開始される。
【０００７】
【発明が解決しようとする課題】一般に、ＣＰＵを用い
た情報処理装置のソフトウェアでは、プログラム構成の
階層化や構造化のためにサブルーチンあるいは関数を多
数定義し、プログラムを細分化している。
た情報処理装置のソフトウェアでは、プログラム構成の
階層化や構造化のためにサブルーチンあるいは関数を多
数定義し、プログラムを細分化している。
【０００８】したがって、実際にソフトウェアが情報処
理装置上で動作するとき、サブルーチンや関数の呼出
（コール）が極めて頻繁に行われる。このとき、メモリ
上にスタック領域を確保しておき、このスタック領域を
引数の一時格納領域としてサブルーチンとの間で情報
（引数）の受け渡しを行っている。
理装置上で動作するとき、サブルーチンや関数の呼出
（コール）が極めて頻繁に行われる。このとき、メモリ
上にスタック領域を確保しておき、このスタック領域を
引数の一時格納領域としてサブルーチンとの間で情報
（引数）の受け渡しを行っている。
【０００９】上述した従来のメモリ間データ転送方式で
は、上記のスタック領域に大量の引数データを頻繁に転
送する場合、あるいはスタック領域から大量の引数デー
タを頻繁に取出す場合、ＣＰＵが転送元アドレス、デー
タ長、転送先アドレスをその都度ＤＭＡＣに設定してい
る。
は、上記のスタック領域に大量の引数データを頻繁に転
送する場合、あるいはスタック領域から大量の引数デー
タを頻繁に取出す場合、ＣＰＵが転送元アドレス、デー
タ長、転送先アドレスをその都度ＤＭＡＣに設定してい
る。
【００１０】このため、引数データ量が多いほど、ある
いはサブルーチンコールの頻度が高いほど、転送元アド
レスやデータ長、及び転送先アドレスの設定回数が増え
るので、スタック操作に伴うメモリ間データ転送にかか
る時間が増大し、ソフトウェア全体の処理速度が大きく
低下してしまう。
いはサブルーチンコールの頻度が高いほど、転送元アド
レスやデータ長、及び転送先アドレスの設定回数が増え
るので、スタック操作に伴うメモリ間データ転送にかか
る時間が増大し、ソフトウェア全体の処理速度が大きく
低下してしまう。
【００１１】そこで、本発明の目的は上記の問題点を解
消し、引数データ量が多い場合やサブルーチンコールの
頻度が高い場合でもスタック操作に伴うメモリ間データ
転送にかかる時間を低減することができ、ＣＰＵにかか
る負荷を削減することができるとともに、ソフトウェア
全体の処理速度を向上させることができるダイレクトメ
モリアクセス制御回路を提供することにある。
消し、引数データ量が多い場合やサブルーチンコールの
頻度が高い場合でもスタック操作に伴うメモリ間データ
転送にかかる時間を低減することができ、ＣＰＵにかか
る負荷を削減することができるとともに、ソフトウェア
全体の処理速度を向上させることができるダイレクトメ
モリアクセス制御回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明によるダイレクト
メモリアクセス制御回路は、メモリ装置のスタック領域
に対するダイレクトメモリアクセスを制御するための転
送元アドレスを保持する第１の保持手段と、前記ダイレ
クトメモリアクセスを制御するための転送先アドレスを
保持する第２の保持手段とを有するダイレクトメモリア
クセス制御回路であって、前記スタック領域に対するダ
イレクトメモリアクセスの検出時にこのアクセスにより
転送されるデータ長を基に転送後のスタックポイント値
を算出する算出手段と、前記算出手段の算出結果を前記
第１及び第２の保持手段に書込む書込み手段とを備えて
いる。
メモリアクセス制御回路は、メモリ装置のスタック領域
に対するダイレクトメモリアクセスを制御するための転
送元アドレスを保持する第１の保持手段と、前記ダイレ
クトメモリアクセスを制御するための転送先アドレスを
保持する第２の保持手段とを有するダイレクトメモリア
クセス制御回路であって、前記スタック領域に対するダ
イレクトメモリアクセスの検出時にこのアクセスにより
転送されるデータ長を基に転送後のスタックポイント値
を算出する算出手段と、前記算出手段の算出結果を前記
第１及び第２の保持手段に書込む書込み手段とを備えて
いる。
【００１３】本発明の他のダイレクトメモリアクセス制
御回路は、上記の構成のほかに、前記スタック領域から
データを読出す時に前記第２の保持手段にそのデータの
転送先アドレスを書込むよう構成されている。
御回路は、上記の構成のほかに、前記スタック領域から
データを読出す時に前記第２の保持手段にそのデータの
転送先アドレスを書込むよう構成されている。
【００１４】本発明の別のダイレクトメモリアクセス制
御回路は、上記の構成のほかに、前記スタック領域への
データの書込み時に前記第１の保持手段にそのデータの
転送元アドレスを書込むよう構成されている。
御回路は、上記の構成のほかに、前記スタック領域への
データの書込み時に前記第１の保持手段にそのデータの
転送元アドレスを書込むよう構成されている。
【００１５】本発明のさらに別のダイレクトメモリアク
セス制御回路は、上記の構成のほかに、起動時に前記ス
タック領域の先頭アドレスを前記第１及び第２の保持手
段に書込む手段を具備している。
セス制御回路は、上記の構成のほかに、起動時に前記ス
タック領域の先頭アドレスを前記第１及び第２の保持手
段に書込む手段を具備している。
【００１６】
【作用】メモリのスタック領域に対するダイレクトメモ
リアクセス転送におけるスタックポインタ操作命令の検
出時に算出されたスタックポインタ値を、そのデータ転
送後にソースアドレスレジスタ及びディスティネーショ
ンアドレスレジスタに夫々設定する。
リアクセス転送におけるスタックポインタ操作命令の検
出時に算出されたスタックポインタ値を、そのデータ転
送後にソースアドレスレジスタ及びディスティネーショ
ンアドレスレジスタに夫々設定する。
【００１７】これによって、スタック領域へのデータ転
送及びスタック領域からのデータ引取りに際し、データ
転送の方向に応じてソースアドレスレジスタ及びディス
ティネーションアドレスレジスタのうちの一方へのＣＰ
Ｕによる設定が不要となる。
送及びスタック領域からのデータ引取りに際し、データ
転送の方向に応じてソースアドレスレジスタ及びディス
ティネーションアドレスレジスタのうちの一方へのＣＰ
Ｕによる設定が不要となる。
【００１８】よって、引数データ量が多い場合やサブル
ーチンコールの頻度が高い場合でも転送元アドレスや転
送先アドレスの設定回数を減らすことができるので、ス
タック操作に伴うメモリ間データ転送にかかる時間の低
減が可能となり、ＣＰＵにかかる負荷を削減してソフト
ウェア全体の処理速度の向上が図れる。
ーチンコールの頻度が高い場合でも転送元アドレスや転
送先アドレスの設定回数を減らすことができるので、ス
タック操作に伴うメモリ間データ転送にかかる時間の低
減が可能となり、ＣＰＵにかかる負荷を削減してソフト
ウェア全体の処理速度の向上が図れる。
【００１９】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２０】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ダイレクトメモリアクセス
コントローラ（以下、ＤＭＡＣとする）１と、スタック
ポインタ検出演算部（以下、ＳＰ検出演算部とする）２
と、ＣＰＵ３と、メモリ４とは夫々データバス１００を
介して互いに接続されている。
ック図である。図において、ダイレクトメモリアクセス
コントローラ（以下、ＤＭＡＣとする）１と、スタック
ポインタ検出演算部（以下、ＳＰ検出演算部とする）２
と、ＣＰＵ３と、メモリ４とは夫々データバス１００を
介して互いに接続されている。
【００２１】ここで、ＤＭＡＣ１には転送データ長を保
持するデータ長レジスタ（Ｌ）１１と、転送元アドレス
を保持するソースアドレスレジスタ（ＳＡ）１２と、転
送先アドレスを保持するディスティネーションアドレス
レジスタ（ＤＡ）１３とが設けられている。
持するデータ長レジスタ（Ｌ）１１と、転送元アドレス
を保持するソースアドレスレジスタ（ＳＡ）１２と、転
送先アドレスを保持するディスティネーションアドレス
レジスタ（ＤＡ）１３とが設けられている。
【００２２】ＳＰ検出演算部２はその出力情報を、ＤＭ
ＡＣ１のソースアドレスレジスタ１２とディスティネー
ションアドレスレジスタ１３とに夫々直接転送して設定
できるようになっている。
ＡＣ１のソースアドレスレジスタ１２とディスティネー
ションアドレスレジスタ１３とに夫々直接転送して設定
できるようになっている。
【００２３】また、ＳＰ検出演算部２はデータバス１０
０上のスタックポインタ操作命令を常時検出し、検出し
たスタックポインタ操作命令のデータ長に基づいてスタ
ックポインタ値を算出する。
０上のスタックポインタ操作命令を常時検出し、検出し
たスタックポインタ操作命令のデータ長に基づいてスタ
ックポインタ値を算出する。
【００２４】ＳＰ検出演算部２はスタックポインタ操作
命令を検出すると、そのスタックポインタ操作命令によ
ってメモリ４のスタック領域（図示せず）との間にデー
タ転送が行われた後に、上記の処理で算出したスタック
ポインタ値をＤＭＡＣ１のソースアドレスレジスタ１２
とディスティネーションアドレスレジスタ１３とに夫々
設定し、次のデータ転送に備える。
命令を検出すると、そのスタックポインタ操作命令によ
ってメモリ４のスタック領域（図示せず）との間にデー
タ転送が行われた後に、上記の処理で算出したスタック
ポインタ値をＤＭＡＣ１のソースアドレスレジスタ１２
とディスティネーションアドレスレジスタ１３とに夫々
設定し、次のデータ転送に備える。
【００２５】尚、ＳＰ検出演算部２はプログラム起動時
に、スタック領域の先頭アドレスを初期値としてＤＭＡ
Ｃ１のソースアドレスレジスタ１２とディスティネーシ
ョンアドレスレジスタ１３とに夫々設定するよう構成さ
れている。
に、スタック領域の先頭アドレスを初期値としてＤＭＡ
Ｃ１のソースアドレスレジスタ１２とディスティネーシ
ョンアドレスレジスタ１３とに夫々設定するよう構成さ
れている。
【００２６】図２は本発明の一実施例によるスタック操
作時のソフトウェア処理シーケンスを示す図である。こ
れら図１及び図２を用いて、サブルーチンコールに伴っ
てスタック操作を行う場合のソフトウェア処理シーケン
スについて説明する。
作時のソフトウェア処理シーケンスを示す図である。こ
れら図１及び図２を用いて、サブルーチンコールに伴っ
てスタック操作を行う場合のソフトウェア処理シーケン
スについて説明する。
【００２７】サブルーチンコールに伴ってスタック操作
を行う場合、ＣＰＵ３は引数データ領域を示すソースア
ドレスをソースアドレスレジスタ１２に、その引数のデ
ータ長をデータ長レジスタ１１に夫々設定する（図２手
順Ｓ１，Ｓ２）。
を行う場合、ＣＰＵ３は引数データ領域を示すソースア
ドレスをソースアドレスレジスタ１２に、その引数のデ
ータ長をデータ長レジスタ１１に夫々設定する（図２手
順Ｓ１，Ｓ２）。
【００２８】次に、ＣＰＵ３はダイレクトメモリアクセ
ス（ＤＭＡ）転送指示をＤＭＡＣ１に対して与える（図
２手順Ｓ３）。このとき、転送先アドレス情報はＳＰ検
出演算部２における上記の処理によって前回のデータ転
送後にディスティネーションアドレスレジスタ１３に設
定されている。
ス（ＤＭＡ）転送指示をＤＭＡＣ１に対して与える（図
２手順Ｓ３）。このとき、転送先アドレス情報はＳＰ検
出演算部２における上記の処理によって前回のデータ転
送後にディスティネーションアドレスレジスタ１３に設
定されている。
【００２９】したがって、ＣＰＵ３は転送先アドレスの
設定を省略してダイレクトメモリアクセス転送指示をＤ
ＭＡＣ１に与える。この場合、ＳＰ検出演算部２はデー
タバス１００上でスタックポインタ操作命令を検出する
ので、検出したスタックポインタ操作命令のデータ長に
基づいてスタックポインタ値を算出する。
設定を省略してダイレクトメモリアクセス転送指示をＤ
ＭＡＣ１に与える。この場合、ＳＰ検出演算部２はデー
タバス１００上でスタックポインタ操作命令を検出する
ので、検出したスタックポインタ操作命令のデータ長に
基づいてスタックポインタ値を算出する。
【００３０】上記のダイレクトメモリアクセス転送指示
によってスタック領域へのデータ転送が完了すると、Ｓ
Ｐ検出演算部２は上記の処理で算出したスタックポイン
タ値をＤＭＡＣ１のソースアドレスレジスタ１２とディ
スティネーションアドレスレジスタ１３とに夫々設定
し、次のデータ転送に備える。
によってスタック領域へのデータ転送が完了すると、Ｓ
Ｐ検出演算部２は上記の処理で算出したスタックポイン
タ値をＤＭＡＣ１のソースアドレスレジスタ１２とディ
スティネーションアドレスレジスタ１３とに夫々設定
し、次のデータ転送に備える。
【００３１】サブルーチンからの復帰時に、ＣＰＵ３は
ＤＭＡＣ１内のソースアドレスレジスタ１２とディステ
ィネーションアドレスレジスタ１３とに値を設定してダ
イレクトメモリアクセス転送指示をＤＭＡＣ１に与え
る。
ＤＭＡＣ１内のソースアドレスレジスタ１２とディステ
ィネーションアドレスレジスタ１３とに値を設定してダ
イレクトメモリアクセス転送指示をＤＭＡＣ１に与え
る。
【００３２】この場合、ダイレクトメモリアクセス転送
がスタック領域からの読出しとなるので、ＣＰＵ３はソ
ースアドレスレジスタ１２に対する転送元アドレスの設
定を行わない。
がスタック領域からの読出しとなるので、ＣＰＵ３はソ
ースアドレスレジスタ１２に対する転送元アドレスの設
定を行わない。
【００３３】上述した如く、ＳＰ検出演算部２がデータ
バス１００上でのスタックポインタ操作命令の検出時に
算出してソースアドレスレジスタ１２とディスティネー
ションアドレスレジスタ１３とに夫々設定した内容のう
ちの一方をＣＰＵ３が上書きして変更し、その後にダイ
レクトメモリアクセス転送の指示を与えることで、メモ
リ４のスタック領域との間のデータ転送を実現してい
る。
バス１００上でのスタックポインタ操作命令の検出時に
算出してソースアドレスレジスタ１２とディスティネー
ションアドレスレジスタ１３とに夫々設定した内容のう
ちの一方をＣＰＵ３が上書きして変更し、その後にダイ
レクトメモリアクセス転送の指示を与えることで、メモ
リ４のスタック領域との間のデータ転送を実現してい
る。
【００３４】このように、メモリ４のスタック領域に対
するダイレクトメモリアクセス転送におけるスタックポ
インタ操作命令の検出時にＳＰ検出演算部２で算出され
たスタックポインタ値を、そのデータ転送後にソースア
ドレスレジスタ１２とディスティネーションアドレスレ
ジスタ１３とに夫々設定することによって、スタック領
域へのデータ転送及びスタック領域からのデータ引取り
に際し、データ転送の方向に応じてソースアドレスレジ
スタ１２及びディスティネーションアドレスレジスタ１
３の一方へのＣＰＵ３による設定が不要となる。
するダイレクトメモリアクセス転送におけるスタックポ
インタ操作命令の検出時にＳＰ検出演算部２で算出され
たスタックポインタ値を、そのデータ転送後にソースア
ドレスレジスタ１２とディスティネーションアドレスレ
ジスタ１３とに夫々設定することによって、スタック領
域へのデータ転送及びスタック領域からのデータ引取り
に際し、データ転送の方向に応じてソースアドレスレジ
スタ１２及びディスティネーションアドレスレジスタ１
３の一方へのＣＰＵ３による設定が不要となる。
【００３５】よって、引数データ量が多い場合やサブル
ーチンコールの頻度が高い場合でも転送元アドレスや転
送先アドレスの設定回数を減らすことができるので、ス
タック操作に伴うメモリ間データ転送にかかる時間を低
減することができ、ＣＰＵ３にかかる負荷を削減するこ
とができるとともに、ソフトウェア全体の処理速度を向
上させることができる。
ーチンコールの頻度が高い場合でも転送元アドレスや転
送先アドレスの設定回数を減らすことができるので、ス
タック操作に伴うメモリ間データ転送にかかる時間を低
減することができ、ＣＰＵ３にかかる負荷を削減するこ
とができるとともに、ソフトウェア全体の処理速度を向
上させることができる。
【００３６】
【発明の効果】以上説明したように本発明によれば、ス
タック領域に対するダイレクトメモリアクセスの検出時
にこのアクセスにより転送されるデータ長を基に転送後
のスタックポイント値を算出し、この算出結果を、転送
元アドレスを保持する第１の保持手段及び転送先アドレ
スを保持する第２の保持手段各々に書込むことによっ
て、引数データ量が多い場合やサブルーチンコールの頻
度が高い場合でもスタック操作に伴うメモリ間データ転
送にかかる時間を低減することができ、ＣＰＵにかかる
負荷を削減することができるとともに、ソフトウェア全
体の処理速度を向上させることができるという効果があ
る。
タック領域に対するダイレクトメモリアクセスの検出時
にこのアクセスにより転送されるデータ長を基に転送後
のスタックポイント値を算出し、この算出結果を、転送
元アドレスを保持する第１の保持手段及び転送先アドレ
スを保持する第２の保持手段各々に書込むことによっ
て、引数データ量が多い場合やサブルーチンコールの頻
度が高い場合でもスタック操作に伴うメモリ間データ転
送にかかる時間を低減することができ、ＣＰＵにかかる
負荷を削減することができるとともに、ソフトウェア全
体の処理速度を向上させることができるという効果があ
る。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例によるスタック操作時のソフ
トウェア処理シーケンスを示す図である。
トウェア処理シーケンスを示す図である。
【図３】従来例の構成を示すブロック図である。
【図４】従来例によるスタック操作時のソフトウェア処
理シーケンスを示す図である。
理シーケンスを示す図である。
１ ダイレクトメモリアクセスコントローラ ２ スタックポインタ検出演算部 ３ ＣＰＵ ４ メモリ １１ データ長レジスタ １２ ソースアドレスレジスタ １３ ディスティネーションアドレスレジスタ
Claims (4)
- 【請求項１】 メモリ装置のスタック領域に対するダイ
レクトメモリアクセスを制御するための転送元アドレス
を保持する第１の保持手段と、前記ダイレクトメモリア
クセスを制御するための転送先アドレスを保持する第２
の保持手段とを有するダイレクトメモリアクセス制御回
路であって、前記スタック領域に対するダイレクトメモ
リアクセスの検出時にこのアクセスにより転送されるデ
ータ長を基に転送後のスタックポイント値を算出する算
出手段と、前記算出手段の算出結果を前記第１及び第２
の保持手段に書込む書込み手段とを有することを特徴と
するダイレクトメモリアクセス制御回路。 - 【請求項２】 前記スタック領域からデータを読出す時
に前記第２の保持手段にそのデータの転送先アドレスを
書込むよう構成されたことを特徴とする請求項１記載の
ダイレクトメモリアクセス制御回路。 - 【請求項３】 前記スタック領域へのデータの書込み時
に前記第１の保持手段にそのデータの転送元アドレスを
書込むよう構成されたことを特徴とする請求項１または
請求項２記載のダイレクトメモリアクセス制御回路。 - 【請求項４】 起動時に前記スタック領域の先頭アドレ
スを前記第１及び第２の保持手段に書込む手段を含むこ
とを特徴とする請求項１から請求項３のいずれか記載の
ダイレクトメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24046594A JP2715933B2 (ja) | 1994-10-05 | 1994-10-05 | ダイレクトメモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24046594A JP2715933B2 (ja) | 1994-10-05 | 1994-10-05 | ダイレクトメモリアクセス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08106431A true JPH08106431A (ja) | 1996-04-23 |
| JP2715933B2 JP2715933B2 (ja) | 1998-02-18 |
Family
ID=17059918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24046594A Expired - Lifetime JP2715933B2 (ja) | 1994-10-05 | 1994-10-05 | ダイレクトメモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715933B2 (ja) |
-
1994
- 1994-10-05 JP JP24046594A patent/JP2715933B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2715933B2 (ja) | 1998-02-18 |
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