JPH03242088A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオ信号の方式変換等に用いられる同期回
路に関する。

〔発明の概要〕

本発明は同期回路に関し、入力ビデオ信号の同期信号を
分周した基準パルスとクロ・ンク信号を分周した比較信
号とを用いて同期を得ると共に、この分周比を選定する
ことにより、特に方式変換等における同期を良好に得ら
れるようにするものである。

〔従来の技術〕

複数のボートを有するビデオメモリを用いてビデオ信号
の処理を行うことが提案されている。

その場合に、メモリの書込側と読出側の速さに同期がと
れていないと、書込アドレスと続出アドレスの間で追い
越しが発生し、その瞬間に１フイ一ルド分の時間的スキ
ップが発生して、特に被写体の動きの速いビデオ信号で
は画像に段差が発生ずるなど、画質を著しく劣化させて
しまうおそれがある。

そこで従来から第６図に示すような同期回路が提案され
ている。すなわち図において、可変周波数発振器（ＶＸ
Ｏ）（５１）で発生される続出例のクロック信号が同期
発生回路（５２）に供給されて水平・垂直の同期信号が
発生される。この発生された水゛■４同朋同号信号ＨＤ
　’）がパルス発生回路（５３）で例えばデユーティ５
０％の比較信号にされて位相比較器（５４）に供給され
る。また入力端子（５５）には書込側の垂直周期の基準
信号が供給され、この信号が位相比較器（５４）４こ供
給される。そしての比較出力がローパスフィルタ（５６
）にて直流化されると共に反転されてＶ　Ｘ　Ｏ（５１
）に供給される。

従って二の回路において、パルス発生器（５３）からは
例えば第７図へに示すような比較信号が発生され、また
入力端子（５５）には同図Ｂに示すような基準信号が供
給され、これらの信号が位相比較器（５４）に供給され
る。これによって比較器（５４）からは同図Ｃに示すよ
うな比較出力が取出される。この比較出力がローパスフ
ィルタ（５６）に供給されて同図りに示すような制御電
圧とされる。

そしてこの制御電圧がＶ　Ｘ　Ｏ（５１）に供給される
ことによって、上述の比較器（５４）に供給される比較
信号と基準信号の位相が所定の関係になるようにＶ　Ｘ
　Ｏ（５１）で発生されるクロック信号が制御され、い
わゆるＰＬＬが構成されて書込側と続出例の同期がとら
れるようになっている。

［発明が解決しようとする課題］ ところが上述のような同期回路では、いわゆるテレビジ
ョン方式の変換のように、書込側と続出例の同期周波数
が異なっている場合に、これらの同期をとることができ
ない。従って上述の回路は方式変換には適用することが
できないものであった。

なお従来の方式変換では、極めて複雑な回路構成の同期
装置が用いられており、装置の高価格花や大型化等の問
題を生じる要因となっていた。

この出願はこのような点に鑑みてなされたもので、上述
の回路を応用して簡単な構成で方式変換にも適用できる
同期回路を提供するものである。

［課題を解決するための手段］ 本発明は、入力ビデオ信号をその同期信号に従ってメモ
リに書込み、この書込まれた信号を可変周波数発振器（
ＶＸＯ（１４））で発生されるクロック信号から形成さ
れた同期信号に従って続出して出力ビデオ信号を形成す
るに当り、上記入力ビデオ信号の水平同期信号ＨＤ’を
第１の分周比で分周（分周器（７））して得たｎフレー
ムに１回（ｎは正整数）の基準パルスと、上記クロック
信号を第２の分周比で分周（分周器（１５））して上記
基準パルスのｍ分の１　　（ｍは正整数）の周期となる
ように形成された比較信号とを位相比較（比較器（１２
））し、この比較出力を上記可変周波数発振器に帰還し
てＰ　Ｌ　１．、を構成すると共に、上記第１及び第２
の分周比をそれぞれ上記入力ビデオ信号及び出力ビデオ
信号の同期周波数と、上記クロ、り信号の周波数との公
約数に基づいて選定するようにしたことを特徴とする同
期回路である。

〔作用〕

これによれば、基準信号と比較信号とをそれぞれ元の信
号を分周して得ると共に、この分周比を選定しているの
で、書込側及び続出側の同期周波数が異なる場合にも同
期をとることができ、方式変換を行う際の同期も良好に
とることができる。

［実施例］ 第１図は書込側の映像信号を基準にして続出例の同期信
号（垂直及び水平アドレス）を同期発生させる回路を示
す。なおここで映像信号は、例えばフィールド周波数的
６０Ｈｚ、走査線数５２５本の第１の方式（以下ＮＴＳ
Ｃ方式と称す）と、フィールド周波数５０Ｈｚ、走査線
数６２５本の第２の方式（以下ＰＡＬ方式と称す）の２
つの方式に対応するものである。

この図において、（１）及び（２）はそれぞれ書込例の
映像信号の垂直同期信号ＶＤと水平同期信号ＨＤの供給
される入力端子であって、これらの入力端子（１）（２
）からの信号がタイミング調整回路（３）に供給されて
処理中の遅延時間等の調整が行われる。この調整された
垂直同期信号ＶＤ’がゲート回路（４）に供給されると
共に、調整された水平同期信号ＨＤ’がカウンタ及びデ
コーダからなる後述の分周器（５）に供給され、この分
周器（５）からの出力信号がゲート回路（４）のイネー
ブル端子に供給される。

さらにこのゲート回路（４）の出力信号が分周器（５）
のクリア端子に供給される。また分周器（５）は所定の
カウント値でカウントストップされる。

これによってゲート回路（４）からは垂直同期信号ＶＤ
’の期間に相当するシンクオン（Ｓｙｎｃ、　ＯＮ）の
信号が出力され、この出力信号がインバータ（６）を通
じて後述するＰＬＬ内に設けられた追い越し制御用のオ
アゲート回路（１１）に供給される。

また水平同期信号ＨＤ’が後述する分周器（７）に供給
され、この分周器（７）からの出力信号がフリップフロ
ップ（８）に供給されて例えば３水平期間幅のパルス信
号（基準信号）が形成される。この基準信号がＰＬＬ内
に設けられた比較器（１２）に供給される。

さらに比較器（１２）からの比較出力がローパスフィル
タ（１３）を通じて可変発振器（ＶＸＯ）（１４）に供
給される。この発振器（１４）からの発振信号が後述す
る分周器（１５）に供給され、この分周器（１５）から
の出力信号がフリップフロップ（１６）に供給されて例
えばデユーティ５０％の分周信号が形成される。

この分周信号が追い越し制御用のノア回路（１７）を通
してオア回路（１１）に供給され、このオア回路（１１
）からの信号が比較器（１２）に比較信号として供給さ
れる。

これによってＰＬＬが形成され、発振器（１４）からは
、フリップフロップ（８）からの基準信号に同期した画
素クロック信号が出力される。

この発振器（１４）からの画素クロック信号がカウンタ
（２１）に供給され、このクロック信号がカウントされ
る。そしてこのカウント値がデコーダ（２２）に供給さ
れ、例えば９０９のカウント値がデコード＼されて、こ
のときの出力信号がカウンタ（２１）のクリア端子に供
給される。

さらにこのデコーダ（２２）からの出力信号がカウンタ
（２３）のイネーブル端子に供給されると共に、このカ
ウンタ（２３）にも上述の画素クロック信号が供給され
る。従ってこのカウンタ（２３）では、イネーブル端子
に信号が供給されたときのクロック信号がカウントされ
、このカウント値がデコーダ（２４）に供給される。そ
してこのデコーダ（２４）では、例えば続出側がＮＴＳ
Ｃ方式の場合には２６１と２６２、ＰＡＬ方弐の場合に
は３１１と３１２のカウント値がデコードされ、このと
きの出力信号がアンド回路（２５）に供給され、またデ
コーダ（２２）からの出力信号がアンド回路（２５）に
供給されて、このアンド回路（２５）の出力信号がカウ
ンタ（２３）のクリア端子に供給される。

またアンド回路（２５）からの出力信号がＤ型フリップ
フロップ（２６）のイネーブル端子に供給され、このフ
リップフロップ（２６）に画素クロック信号が供給され
る。そしてこのフリップフロップ（２６）のＱ出力がＤ
端子に帰還されて、このフリップフロップ（２６）のＱ
出力には奇数／偶数フィールドの識別信号が取出される
。このＱ出力信号がデコーダ（２４）に供給されて、上
述の２６１と２６２．３１１と３１２の切換が行われる
。

これによってカウンタ（２１）　（２３）からは、それ
ぞれ水平画素位置に対応する水平カウンタ出力（カウン
ト値）と、垂直走査線位置に対応する垂直カウンタ出力
（カウント値）とが取出される。そしてこれらのカウン
ト値が、それぞれビデオメモリ（図示せず）のアドレス
制御系に接続される出力端子（２７）　（２８）に供給
される。

それと共に、このカウンタ（２３）からの垂直カウンタ
出力がデコーダ（３１）に供給される。そしてこのデコ
ーダ（３１）では、例えばそれぞれ続出側がＮＴＳＣ方
式及びＰＡＬ方式の場合に応して次の表１に示すような
デコード出力が取出される。

このデコーダ（３１）のデコード出力の内、Ａ及びＢが
それぞれＪ　−Ｋフリップフロップ（３２）のＪ端子及
びＫＱ子に供給され、Ｃ及びＤがそれぞれＪ−にフリッ
プフロップ（３３）のＪ端子及びに端子に供給され、Ｅ
及びＦがそれぞれＪ−にフリップフロップ（３４）のＪ
端子及びに端子に供給され、Ｇ及びＨがそれぞれＪ−に
フリップフロ・ツブ（３５）のＪ端子及びに端子に供給
される。

さらにこれらのフリップフロップ（３２）〜（３５）に
も上述の画素クロンク信号が供給される。そしてフリッ
プフロップ（３２）　（３３）のＱ出力信号がオア回路
（３６）に供給されると共に、フリップフロップ（３４
）　（’３５）のＱ出力信号がオア回路（３７）に供給
され、これらのオア回路（３６）　（３７）の出力信号
がそれぞれＤ型フリップフロップ（３８）　（３９）の
Ｄ端子に供給される。またこれらのフリップフロップ（
３８）　（３９）にも上述の画素クロック信号が供給さ
れ、さらにこの画素クロック信号及び垂直同期信号ＶＤ
’の供給されるエツジ検出回路（９）からの信号がフリ
１．プフロンプ（３８）　（３９）のイネーブル端子に
供給される。

これによってフリップフロップ（３８）のＱ出力には、
例えば書込側の垂直同期信号ＶＤ’の位相が続出例の垂
直カウンタ出力で４００〜１３及び１４３〜２７６の範
囲（ＮＴＳＣ）、あるいは４７４〜５及び１６６〜３１
７の範囲（ＰＡＬ）のときに周波数上昇（ＦＵＰ）の制
御信号が出力される。またフリップフロップ（３９）の
Ｑ出力には、垂直同期信号ＶＤ’の位相が垂直カウンタ
出力で１７〜１４３及び２８０〜４００の範囲（ＮＴＳ
Ｃ）、あるいは９〜１６６及び３２１〜４７４の範囲（
ＰＡＬ）のときに周波数下降（ＦＤＮ）の制御信号が出
力される。そしてフリップフロップ（３８）からのＦＵ
Ｐの制御信号がノア回路（１７）に供給され、またフリ
ップフロップ（３９）からのＦＤＮの制御信号がオア回
路（１１）に供給される。

そしてさらにこの回路において、上述の分周器（５）（
７）（１５）の分周比が次の表２に示すように定められ
ている。

従って、この回路において、分周器（５）（７）からは
ＮＴＳＣ−ＮＴＳＣ，ＰＡＬ−＋ＰＡＬ、　　ＰＡＬ−
ＮＴＳＣの場合でそれぞれｌフレームに１回、ＮＴＳＣ
−＋ＰＡＬの場合で３フレームに１回の基準信号が発生
され、分周器（１５）からはＮＴＳＣ−＋ＮＴＳＣ，Ｐ
　Ａ　Ｌ　−）　Ｐ　Ａ　Ｌ　。

Ｐ　Ａ　Ｌ−ＮＴＳＣの場合で　　　フレーム周期、Ｎ
ＴＳＣ５ →ＰＡＬで　　　フレーム周期（但し分周比は表５ ２中の数が交互）ごとに分周信号が発生される。

そしてこれらの信号が比較器（１２）で比較されること
によって、相互に同期した画素クロック信号を得ること
ができる。

すなわち上述の回路において、オア回路（１１）からは
例えば第２図Ａに示すような比較信号が発生され、また
フリップフロップ（８）からは同図Ｂに示すような基準
信号が発生され、これらの信号が比較器（１２）に供給
される。これによって比較器（１２）からは同図Ｃに示
すような比較出力が取出される。

この比較出力がローパスフィルタ（１３）に供給されて
同図りに示すような制御電圧とされる。さらにこの制御
電圧がＶ　Ｘ　Ｏ（１４）に供給されることによって、
比較信号と基準信号の位相が所定の関係になるようにＶ
　Ｘ　Ｏ（１４）で発生されるクロック信号が制御され
、ＰＬＬがロックして書込側と続出側の同期がとられる
ようになる。

そしてこの場合に、比較信号の周期が　　　フ５ レーム周期または　　　フレーム周期とされ、基５ 単信号の周期が１フレ一ム周期または３フレ一ム周期と
されることによって、Ｐ　Ａ　Ｌ−＋ＮＴＳＣまたはＮ
ＴＳＣ−ＰＡＬの方式変換時にも良好な同期をとること
ができる。

さらにこの回路において、上述のＦＵＰ、ＦＤＮの制御
信号は同時にハイレヘルにならないようにされている。

そしてこれらの制御信号（ＦＵＰ。

ＦＤＮ）と、上述の５ｙｎｃ、　ＯＮ信号及び基準信号
、分周信号によって、比較器（１２）の比較出力は次の
表３のように制御される。

なお表３中、Ｌはローレヘル、Ｈはハイレヘル、Ｚはハ
イインピーダンス、＊は不定である。

（−してこの比較出力が反転型のローパスフィルタ（１
３）を通じてＶ　Ｘ　Ｏ（１４）に供給されることによ
って、この入力電圧が高いときに発振周波数が高くなる
ように制御が行われる。

これによって例えば続出側がＮＴＳＣ方弐の場合には、
垂直カウンタ出力は第３図Ａに示すようになり、これに
対して書込側もＮＴＳＣ方式のときは同図Ｂに示すよう
にＦＵＰ、ＦＤＨの制御信号が発生されて図中の２重線
で示す範囲に追い込みが行われる。また、書込側がＰＡ
Ｌ方式（方式変換）のときは同図Ｃに示すようにＦＵＰ
、ＦＤＮの制御信号が発生されて図中の２重線で示す範
囲に追い込みが行われる。

一方続出側がＰＡＬ方式の場合には、垂直カウンタ出力
は第４図Ａに示すようになり、これに対して書込側もＰ
ＡＬ方式のときは同図Ｂに示すようにＦＵＰ、ＦＤＮの
制御信号が発生されて図中に２重線で示す範囲に追い込
みが行われる。さらに書込側がＮＴＳＣ方式（方式変換
）のときは同図Ｃに示すようにＦＵＰ、ＦＤＮの制御信
号が発生されて図中の２重線で示す範囲に追い込みが行
われる。

従ってこの回路において、方式変換を行う場合にＰ　Ａ
　Ｌ−＋ＮＴＳＣの変換では第５図Ａに示すように書込
（実線）及び続出（破線）が行われ、ＮＴＳＣ→ＰＡＬ
の変換では同図Ｂに示すように書込及び続出が行われて
、いずれの場合も画面下方の画面外で追い越しが起きる
ようにＰＬＬのロックを行うことができる。

こうして上述の回路によれば、基準信号と比較信号とを
それぞれ元の信号を分周して得ると共に、この分周比を
選定しているので、書込側及び続出側の同期周波数が異
なる場合にも同期をとることができ、方式変換を行う際
の同期も良好にとることができるものである。

なお上述の回路でＰＬＬのロック点、すなわち分周信号
の１フレーム当りの周期の数は以下に述べる設計思想に
よって定められる。

■　Ｖ　Ｘ　Ｏ（１４）の最大周波数可変幅Δｆ　１ｌ
ｌａＸをパΔｆ□８ 一セントで表わし、Ｘ％（χ＝　　　　　　Ｘ　１００
）とすると、擬似口、りしないためには、位相比（整数
値）とする必要があり、中心周波数ｆのずれやΔｆ□８
のばらつきを考慮してこの最大のロック点の　　　以下
程度としておくのが良い。

■　ロック点の間隔は、位相比較器として簡単なトライ
ステートハソファ等を用いるときは、基準信号の幅の２
倍以上ないと正しい動作が期待できない。

そこでまずＰ　Ａ　Ｌ−＋ＮＴＳＣの場合は、書込側５
フイールドの時間 一読出側６フィールドの時間 であり、１水平期間のクロ、り数を９１０７ｃ＋Ｂとす
ると、 書込側ｌフレームの時間 ２ ＝　　６３０Ｘ９１０ ＝２２ｘ３”ｘ５２ｘ７２ｘ１３　（ＣＫ）　　・・・
・（１）となる。ここで比較信号をカウンタで形成し、
かつ書込側の１フレームの時間を整数で割切れなくして
はいけないので、ロック点の数は（１）の約数でなけれ
ばならない。　　　　　　　　・・・・・・■一方上述
の■の条件は、Ｖ　Ｘ　Ｏ（１４）にリチウムタンタレ
ートを用いた場合には、Ｘ＝±０．３％であり、従って ０．３　　Ｘｌ０−２　　　　３ から■の条件は１１１個以下となる。

また上述の■の条件は、基準信号に例えば３水平期間幅
の信号を使うとすると、この幅は続出側のクロック数に
して であり、上述の（１）の値をこのクロック数で割って、
■の条件は１０４個以下となる。

従ってこれらの■、■、■の条件を満すロック点の数は
、（１００，９８，９Ｌ　９０．８４．７８．７５，７
０６５、６３．６０．５２．５０．４９．４５．４２．
３９．３６．３５゜３０、２８．２６．２５．２１．２
０．１８．１５．１４．１３．１２１０、９．７．６．
５．４．３．２　）である。

次にＮＴＳＣ→ＰＡＬの場合は、 書込側６フイールドの時間 ＝読出側５フィールドの時間 であり、■水平期間のクロック数を９１０　（ＣＫ）と
すると、 書込側１フレームの時間 す となる。ここで上述と同様に比較信号をカウンタで形成
し、かつ書込側の１フレームの時間を整数で割切る必要
があるが、この場合は（２）の値が整数でないため、書
込側を３フレ一ム周期で比較するものとして、 書込側３フレームの時間 一５６Ｘ　７　Ｘ１３　［ＣＫ）　　　　　・・・・（
２′）となり、ロック点の数は（２′）の約数でなけれ
ばならない。　　　　　　　　　　　　　・・・・・・
■一方■の条件は上述と同様１１１個以下となる。

また■の条件は、基準信号に３水平期間幅の信号を使う
とすると、この幅は続出側のクロック数にして であり、上述の（２′）の値をこのクロック数で割って
、■の条件は２６２個以下となる。

従ってこれらの■、■、■の条件を満すロック点の数は
、（９１，６５，３５，２５，１３，７，５）である。

さらにＮＴＳＣ−＋ＮＴＳＣの場合は、書込側１フレー
ムの時間 ＝　５２５Ｘ９１０ 一２Ｘ３Ｘ５３Ｘ７ＺＸ１３　（ＣＫ）　　　・・・・
（３）となり、ロック点の数は（３）の約数でなければ
ならない。　　　　　　　　　　　　　　・・・・・・
■一方■の条件は上述と同様１１１個以下となる。

また■の条件は、基準信号に３水平期間幅の信号を使う
とすると、この幅は ３　Ｘ９１０　（ＣＫ） であり、上述の（３）の値をこのクロック数で割って、
■の条件は８７個以下となる。

従ってこれらの■、■、■の条件を満すロック点の数は
、（７８，７５，７０，６５，５０，４９，４２，３９
３５、３０，２６，２５，２Ｌ　１５．１４．１３．１
０．７．６．５゜３．２）である。

またＰＡＬ→ＰＡＬの場合は、 書込側ｌフレームの時間 一６２５Ｘ９１０ 一２Ｘ５５Ｘ７Ｘ１３　（ＣＫ）　　　　　・・・・（
４）となり、ロック点の数は（４）の約数でなければな
らない。　　　　　　　　　　　　　　　・・・・・・
■一方■の条件は上述と同様１１１個以下となる。

また■の条件は、基準信号に３水平期間幅の信号を使う
とすると、この幅は ３　Ｘ９１０　（ＣＫ） であり、上述の（４）の値をこのクロック数で割って、
■の条件は１０４個以下となる。

従ってこれらの■、■、■の条件を満すロック点の数は
、（９Ｌ　７０．６５．５０．３５．２６．２５．１４
゜１３、１０．７．５．２　）である。

そこでこれらの中から適当に選んで、上述の例では全て
の場合に、ロック点の数を１比較周期に３５個に定めて
いる。

〔発明の効果］ この発明によれば、基準信号と比較信号とをそれぞれ元
の信号を分周して得ると共に、この分周比を選定してい
るので、書込側及び続出例の同期周波数が異なる場合に
も同期をとることができ、方式変換を行う際の同期も良
好にとることができるようになった。

【図面の簡単な説明】

第１図は本発明による同期回路の一例の構成図、第２図
はその説明のためのタイミングチャート図、第３図はＮ
ＴＳＣ方式のときの追い込みのタイミングチャート図、
第４図はＰＡＬ方式のときの追い込みタイミングチャー
ト図、第５図は追い越し動作の説明のための線図、第６
図は従来の回路の構成図、第７図はその説明のためのタ
イミングチャート図である。 （１）（２）は入力端子、（３）はタイミング調整回路
、（４）はゲート回路、（５）（７）（１５）は分周器
、（６）はインバータ、（８）　（１６）　（２６）　
（３２）〜（３５）　（３８）　（３９）はフリップフ
ロップ、（９）はエツジ検出回路、（１１）　（３６）
　（３７）はオア回路、（１２）は比較器、（１３）は
ローパスフィルタ、（１４）は可変周波数発振器、（１
７）はノア回路、（２１）（２３）はカウンタ、（２２
）　（２４）　（３１）はデコーダ、（２５）はアンド
回路、（２７）　（２８）は出力端子である。

Claims (1)

1. 【特許請求の範囲】 入力ビデオ信号をその同期信号に従ってメモリに書込み
   、この書込まれた信号を可変周波数発振器で発生される
   クロック信号から形成された同期信号に従って読出して
   出力ビデオ信号を形成するに当り、 上記入力ビデオ信号の水平同期信号を第１の分周比で分
   周して得たｎフレームに１回（ｎは正整数）の基準パル
   スと、上記クロック信号を第２の分周比で分周して上記
   基準パルスのｍ分の１（ｍは正整数）の周期となるよう
   に形成された比較信号とを位相比較し、 この比較出力を上記可変周波数発振器に帰還してＰＬＬ
   を構成すると共に、 上記第１及び第２の分周比をそれぞれ上記入力ビデオ信
   号及び出力ビデオ信号の同期周波数と、上記クロック信
   号の周波数との公約数に基づいて選定するようにしたこ
   とを特徴とする同期回路。