JPH03220725A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03220725A JPH03220725A JP1683090A JP1683090A JPH03220725A JP H03220725 A JPH03220725 A JP H03220725A JP 1683090 A JP1683090 A JP 1683090A JP 1683090 A JP1683090 A JP 1683090A JP H03220725 A JPH03220725 A JP H03220725A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に多層配線層を有する
半導体装置に関する。
半導体装置に関する。
従来の半導体装置の眉間絶縁膜は、不純物を含有した酸
化膜、たとえばＰ Ｓ Ｇ （Ｐｈｏｓｐｈ。
化膜、たとえばＰ Ｓ Ｇ （Ｐｈｏｓｐｈ。
５ｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、Ｂ Ｐ Ｓ Ｇ
（Ｂｏｒｏｎ Ｐｈｏｓｐｈ。
（Ｂｏｒｏｎ Ｐｈｏｓｐｈ。
５ｉｌｉｃａｔａ Ｇｌａｓｓ）膜等の単層で形成され
ていた。
ていた。
第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体層チップの断面図
である。
説明するための工程順に示した半導体層チップの断面図
である。
第２図（ａ）に示すように、シリコン基板１の上に形成
したフィールド酸化膜２の上に選択的に下層の配線３を
設け、配線３を含む表面にＢＰＳＧ膜４をＣＶＤ法によ
り堆積する。
したフィールド酸化膜２の上に選択的に下層の配線３を
設け、配線３を含む表面にＢＰＳＧ膜４をＣＶＤ法によ
り堆積する。
次に、第２図（ｂ）に示すように、約９００℃の熱処理
により表面を平滑化する。このとき、配線３が存在する
部分では、表面張力８が働き配線３により段差の高い部
分に向ってひっばられ、低い部分で薄く、高い部分で厚
くなる傾向があり、この傾向は、リフロー性が強い（リ
フロー温度が高い、リフロー時間が長い）はど顕著にな
る。さらに、Ｂ Ｐ Ｓ ０Ｍ４を厚くしても容易に緩
和されない。
により表面を平滑化する。このとき、配線３が存在する
部分では、表面張力８が働き配線３により段差の高い部
分に向ってひっばられ、低い部分で薄く、高い部分で厚
くなる傾向があり、この傾向は、リフロー性が強い（リ
フロー温度が高い、リフロー時間が長い）はど顕著にな
る。さらに、Ｂ Ｐ Ｓ ０Ｍ４を厚くしても容易に緩
和されない。
次に、第２図（ｃ）に示すように、ＢＰＳＧｌ！４の上
に上層の配線７を選択的に形成するが、配線７はＢＰＳ
Ｇ膜４の上面の形状に従って形成され平坦性が悪くなる
。
に上層の配線７を選択的に形成するが、配線７はＢＰＳ
Ｇ膜４の上面の形状に従って形成され平坦性が悪くなる
。
上述した従来の半導体装置は、眉間絶縁膜が単相で形成
されているので、リフローにより平坦化するときに下地
配線層の疎密あるいは、段差によって、表面の平坦性が
均一に達成できないという欠点がある。
されているので、リフローにより平坦化するときに下地
配線層の疎密あるいは、段差によって、表面の平坦性が
均一に達成できないという欠点がある。
本発明の半導体装置は、半導体基板上に設けた絶縁膜上
に設けた下層配線と、前記下層配線を含む表面に設けた
リフロー性の大きい第１の絶縁膜及びリフロー性の小さ
な第２の絶縁膜及びリフロー性の大きい第３の絶縁膜を
順次積層して設けた層間絶縁膜と、前記層間絶縁膜の上
に設けた上層配線とを備えている。
に設けた下層配線と、前記下層配線を含む表面に設けた
リフロー性の大きい第１の絶縁膜及びリフロー性の小さ
な第２の絶縁膜及びリフロー性の大きい第３の絶縁膜を
順次積層して設けた層間絶縁膜と、前記層間絶縁膜の上
に設けた上層配線とを備えている。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
まず、第１図（ａ）に示すように、シリコン基板１の」
二にフィールド酸化膜２を設け、フィールド酸化Ｍ２の
上に０．３μｍの厚さのアルミニム層からなる下層の配
線３を選択的に設ける。次に、配線３を含む表面にＣＶ
Ｄ法によりＢ Ｐ Ｓ ０Ｍ４を０．３μｍの厚さに堆
積し９００°Ｃの窒素雰囲気中で３０分間熱処理してＢ
ＰＳＧ膜４の表面を平滑化させる。このとき、配線３が
存在する部分では表面張力のために平滑化が阻害されて
いる。
二にフィールド酸化膜２を設け、フィールド酸化Ｍ２の
上に０．３μｍの厚さのアルミニム層からなる下層の配
線３を選択的に設ける。次に、配線３を含む表面にＣＶ
Ｄ法によりＢ Ｐ Ｓ ０Ｍ４を０．３μｍの厚さに堆
積し９００°Ｃの窒素雰囲気中で３０分間熱処理してＢ
ＰＳＧ膜４の表面を平滑化させる。このとき、配線３が
存在する部分では表面張力のために平滑化が阻害されて
いる。
次に、第１図（ｂ）に示すように、ＣＶＤ法により、酸
化シリコンＭ５を０．１μｍの厚さに堆積してＢＰＳＧ
膜４を被覆する。
化シリコンＭ５を０．１μｍの厚さに堆積してＢＰＳＧ
膜４を被覆する。
次に、第１図（ｃ）に示すように、ＣＶＤ法によりＢＰ
ＳＧ膜６を０．２μｍの厚さに堆積する。
ＳＧ膜６を０．２μｍの厚さに堆積する。
次に、第１図（ｄ）に示すように、９００ ’Ｃの窒素
雰囲気中で３０分間のリフロー処理を行い表面を平滑化
する。このとき、酸化シリコン膜５はＢＰＳＧ膜４の流
動性を抑制するように働き、且つその表面の段差が小さ
くなっているのでＢＰＳＧ膜６の表面で凸部に向かう張
力が緩和されＢＰＳＧ膜６の表面が平坦化される。次に
、ＢＰＳＧ膜６の上に上層の配線７を選択的に設ける なお、酸化シリコン膜５の代りに窒化シリコン膜を用い
ても良く、ＢＰＳＧ膜６をスチーム雰囲気中でリフロー
できる利点があり、ＢＰＳＧ膜６の平坦化を促進するこ
とが可能となる。
雰囲気中で３０分間のリフロー処理を行い表面を平滑化
する。このとき、酸化シリコン膜５はＢＰＳＧ膜４の流
動性を抑制するように働き、且つその表面の段差が小さ
くなっているのでＢＰＳＧ膜６の表面で凸部に向かう張
力が緩和されＢＰＳＧ膜６の表面が平坦化される。次に
、ＢＰＳＧ膜６の上に上層の配線７を選択的に設ける なお、酸化シリコン膜５の代りに窒化シリコン膜を用い
ても良く、ＢＰＳＧ膜６をスチーム雰囲気中でリフロー
できる利点があり、ＢＰＳＧ膜６の平坦化を促進するこ
とが可能となる。
以上説明したように本発明は、下層配線を含む表面にリ
フロー性の大きい第１の絶縁膜を設けてリフローし、な
めらかにした表面（平坦性は悪い）に第２のリフロー性
の小さい絶縁膜と、リフロー性の大きい第３の絶縁膜を
順次堆積し、リフ０−した眉間絶縁膜を設けることによ
り、眉間絶縁膜を平坦化できる効果がある。
フロー性の大きい第１の絶縁膜を設けてリフローし、な
めらかにした表面（平坦性は悪い）に第２のリフロー性
の小さい絶縁膜と、リフロー性の大きい第３の絶縁膜を
順次堆積し、リフ０−した眉間絶縁膜を設けることによ
り、眉間絶縁膜を平坦化できる効果がある。
このとき、リフロー性の小さい第２の絶縁膜は、リフロ
ー性の大きい第１の絶縁が、リフロー性の大きい第３の
絶縁膜のリフローのときに形状を変えないようにする働
きをしており、この効果のため、第３の絶縁膜のみがリ
フローし、平坦化が達成される。もしも、この第２の絶
縁膜が存在しなければ、平坦化は望めない。
ー性の大きい第１の絶縁が、リフロー性の大きい第３の
絶縁膜のリフローのときに形状を変えないようにする働
きをしており、この効果のため、第３の絶縁膜のみがリ
フローし、平坦化が達成される。もしも、この第２の絶
縁膜が存在しなければ、平坦化は望めない。
第１図（ａ）〜（ｄ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図、
第２図（ａ）〜（ｃ）は、従来の半導体装置の製造方法
を説明するための工程順に示した半導体チップの断面図
である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・配線、４・・・ＢＰＳＧ膜、５・・・酸化シリコ
ン膜、６・・ＢＰＳＧ膜、７・・・配線層。
説明するための工程順に示した半導体チップの断面図、
第２図（ａ）〜（ｃ）は、従来の半導体装置の製造方法
を説明するための工程順に示した半導体チップの断面図
である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・配線、４・・・ＢＰＳＧ膜、５・・・酸化シリコ
ン膜、６・・ＢＰＳＧ膜、７・・・配線層。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に設けた絶縁膜上に設けた下層配線と
、前記下層配線を含む表面に設けたリフロー性の大きい
第１の絶縁膜及びリフロー性の小さな第２の絶縁膜及び
リフロー性の大きい第３の絶縁膜を順次積層して設けた
層間絶縁膜と、前記層間絶縁膜の上に設けた上層配線と
を備えたことを特徴とする半導体装置。 ２、リフロー性の大きい第１及び第３の絶縁膜としてＢ
ＰＳＧ膜を用いた請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1683090A JPH03220725A (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1683090A JPH03220725A (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220725A true JPH03220725A (ja) | 1991-09-27 |
Family
ID=11927112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1683090A Pending JPH03220725A (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220725A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609563B1 (ko) * | 1999-12-22 | 2006-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7126650B2 (en) | 2002-03-29 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Illumination unit and liquid crystal display apparatus comprising same |
-
1990
- 1990-01-25 JP JP1683090A patent/JPH03220725A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609563B1 (ko) * | 1999-12-22 | 2006-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7126650B2 (en) | 2002-03-29 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Illumination unit and liquid crystal display apparatus comprising same |
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