JPH03172780A - 被測定ｉｃの試験方法 - Google Patents
被測定ｉｃの試験方法Info
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- JPH03172780A JPH03172780A JP1313856A JP31385689A JPH03172780A JP H03172780 A JPH03172780 A JP H03172780A JP 1313856 A JP1313856 A JP 1313856A JP 31385689 A JP31385689 A JP 31385689A JP H03172780 A JPH03172780 A JP H03172780A
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- 238000012360 testing method Methods 0.000 title claims abstract description 33
- 230000006866 deterioration Effects 0.000 claims abstract description 3
- 230000006378 damage Effects 0.000 claims description 2
- 238000010998 test method Methods 0.000 claims description 2
- 230000005856 abnormality Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 101150053419 dps2 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000012812 general test Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は被測定ＩＣ（以下ＤＵＴと呼ぶ）をテストす
るロジックＩＣテスタ（以下ＩＣと呼ぶ）の試験方法に
関するものである。
るロジックＩＣテスタ（以下ＩＣと呼ぶ）の試験方法に
関するものである。
第２図は例えば米国テラダイン社製テスタＪ３２Ｓにお
いて、テストプログラムに記述された内容を表わすフロ
ーチャートである。
いて、テストプログラムに記述された内容を表わすフロ
ーチャートである。
このフローチャート中、ＤＰ８１及びＤＰＳ２はテスタ
が内蔵している直流電源で、通常はＤＵＴの電源端子に
電圧−を印加する為に用いる。ドライバはテスタが内蔵
している別の直流電源で、通常はＤｔＪＴの入力端子に
電圧を、印加する為に用いる０ 次に、第２図の７９−チャートについて説明する。通常
、ＩＣのテストプログラムは測定を行なうに当ってのい
くつかの必要な条件を設定し実際のテストを実行する。
が内蔵している直流電源で、通常はＤＵＴの電源端子に
電圧−を印加する為に用いる。ドライバはテスタが内蔵
している別の直流電源で、通常はＤｔＪＴの入力端子に
電圧を、印加する為に用いる０ 次に、第２図の７９−チャートについて説明する。通常
、ＩＣのテストプログラムは測定を行なうに当ってのい
くつかの必要な条件を設定し実際のテストを実行する。
以下これを必要に応じてくり返す。
このフローチャートの場合、ＤＰＳｌ、ドライバ、ＤＰ
Ｓ２の各電圧値がこの順番に設定され次いで、その他の
必要な条件が設定されたｌｆｉ、ＤＰＳｌとＤＰＳ２の
電源（レファレンス）がオンされて最初のテストが実行
される０この時、この例では、ドライバのレファレンス
は常時オンしているので、値を設定されると同時に？！
ＥがＤＵＴに印加されうる。
Ｓ２の各電圧値がこの順番に設定され次いで、その他の
必要な条件が設定されたｌｆｉ、ＤＰＳｌとＤＰＳ２の
電源（レファレンス）がオンされて最初のテストが実行
される０この時、この例では、ドライバのレファレンス
は常時オンしているので、値を設定されると同時に？！
ＥがＤＵＴに印加されうる。
最初のテスト実行後、ＤＰＳ ｌの電圧値を変更し、次
いでさらに必要な条件設定及び再設定した鎌２つ目のテ
ストが実行される。これらを必要なだけくり返してテス
トプログラムが終了（エンド）する。
いでさらに必要な条件設定及び再設定した鎌２つ目のテ
ストが実行される。これらを必要なだけくり返してテス
トプログラムが終了（エンド）する。
従来の一般的なテストプログラムは以上のような記述に
従ってテストが実行されていくが、各電圧の設定値及び
その電源のオン及びオフについては、個々に独立な為、
ＩＪＩＩＥ値相互の大小関係や、オン・オフのタイミン
グ順序をいつも考慮して、ＤＵＴに無理なストレスが掛
からない様にする事が必要で、また、これを間違えると
ＤＵＴを劣化させたり或いは破壊させたりする事がある
などの問題点があった。
従ってテストが実行されていくが、各電圧の設定値及び
その電源のオン及びオフについては、個々に独立な為、
ＩＪＩＩＥ値相互の大小関係や、オン・オフのタイミン
グ順序をいつも考慮して、ＤＵＴに無理なストレスが掛
からない様にする事が必要で、また、これを間違えると
ＤＵＴを劣化させたり或いは破壊させたりする事がある
などの問題点があった。
この発明はＬ記のような問題点を解消するためになされ
たもので、ＤＵＴの特性及びテスト条件に応じて各電圧
の設定値やオン・オフのタイミングを制御することがで
きる様にして、ＤＵＴを劣化或いは破壊させる様なテス
トプログラムのバグを未然に防いで安定したテストが出
来るＩＣの試験方法を得ることを目的とする。
たもので、ＤＵＴの特性及びテスト条件に応じて各電圧
の設定値やオン・オフのタイミングを制御することがで
きる様にして、ＤＵＴを劣化或いは破壊させる様なテス
トプログラムのバグを未然に防いで安定したテストが出
来るＩＣの試験方法を得ることを目的とする。
この発明に係るＩＣの試験方法は、ＤＵＴの特性及びテ
スト条件に応じ、ＤＵＴに印加される各重圧の電圧値や
オン会オフのタイミングを予め設定しておく事で、以下
に記述されるプログラム中においては、その記述内容が
予め設定した条件に反していないかどうかをテスタ自身
にソフトウニアトでチエツクさせる様にしたものである
。
スト条件に応じ、ＤＵＴに印加される各重圧の電圧値や
オン会オフのタイミングを予め設定しておく事で、以下
に記述されるプログラム中においては、その記述内容が
予め設定した条件に反していないかどうかをテスタ自身
にソフトウニアトでチエツクさせる様にしたものである
。
この発明におけるプログラムは、ＤＵＴにとって好まし
くない電圧印加がされる事全未然に防ぐ為に、予め設定
した条件に照合する事により、バグの有無がチエツクさ
れ、安定したテストが実行される。
くない電圧印加がされる事全未然に防ぐ為に、予め設定
した条件に照合する事により、バグの有無がチエツクさ
れ、安定したテストが実行される。
以下、この発明の一実施例を図について説明する。第１
図において、このフローチャートは′１π圧印加に関す
る設定条件部と、前記従来のものと同様のテスト実行の
為の記述内容部とから成る。
図において、このフローチャートは′１π圧印加に関す
る設定条件部と、前記従来のものと同様のテスト実行の
為の記述内容部とから成る。
以下、第１図のフローチャートに従って説明する。
プログラムがスタート後において、これからテストしよ
うとするＤＵＴの特性等に応じて各種印加電圧について
の制約条件を設定しておく。これらがフローチャートの
ステップ３からステップ９０部分に相当する。これらの
必要な設定が終えた凌、通常のプログラム配達が始まる
（ステップＩＣ ）。
うとするＤＵＴの特性等に応じて各種印加電圧について
の制約条件を設定しておく。これらがフローチャートの
ステップ３からステップ９０部分に相当する。これらの
必要な設定が終えた凌、通常のプログラム配達が始まる
（ステップＩＣ ）。
この時、最初に投写した制約条件に当てはまる様な記述
が出てきた時は、その記述が制約条件に反していないか
どうかをチエツクする処理を行なっていく。例えば記述
（以下ステートメントと呼ぶ）（ステップＩＣ ）の後
でステートメント（ステップ１２ ）の様なチエツクを
行なう。以下ステップ１３に対してステップ１５．ステ
ップ１６に対してステップ１８の様に順々に行なってぃ
〈０これらの必要なチエツクを総て完了し、異常が無け
れば、ステートメントステップ２５でテスト実行に到る
０以下、テスト実行前の条件設定の各ステートメントに
対し同様のチエツクを行なう訳である。このフローチャ
ートの場合、例えばもし、ステートメント（ステップ１
３）でドライバ電工をφＶでなく、例えばｌｖ・を設定
した場合はステートメント（ステップ１５）でアラーム
を出す。但し、この時、ＤＰＳｌ及びＤＰＳ２の電圧が
０．！５Ｖ以五で且つオンしていればアラームは出ない
。
が出てきた時は、その記述が制約条件に反していないか
どうかをチエツクする処理を行なっていく。例えば記述
（以下ステートメントと呼ぶ）（ステップＩＣ ）の後
でステートメント（ステップ１２ ）の様なチエツクを
行なう。以下ステップ１３に対してステップ１５．ステ
ップ１６に対してステップ１８の様に順々に行なってぃ
〈０これらの必要なチエツクを総て完了し、異常が無け
れば、ステートメントステップ２５でテスト実行に到る
０以下、テスト実行前の条件設定の各ステートメントに
対し同様のチエツクを行なう訳である。このフローチャ
ートの場合、例えばもし、ステートメント（ステップ１
３）でドライバ電工をφＶでなく、例えばｌｖ・を設定
した場合はステートメント（ステップ１５）でアラーム
を出す。但し、この時、ＤＰＳｌ及びＤＰＳ２の電圧が
０．！５Ｖ以五で且つオンしていればアラームは出ない
。
当然ながら、これらのチエツクはテスト実行前に常に行
なう必要はない。従って、このフローチャートでは、定
数ｎを用いてｎ ＝ Ｏまたはｎ〜○で分岐を行なわせ
る様にしている。りまシ、もしｎ＝０であるならば、プ
ログラム最初の制約条件の設定の為のステートメントは
全てスキップして、処理を行なわない。同様に、ｎ＝ｏ
の時は制約条件に従ったチエツク処理も行なわない０こ
の為、このフローチャートではプログラムの最後で定数
ｎを−１に設定している。こうすれば、次のプログラム
実行時の最初に＋１される事でｎ＝ｏになりうる０ 以北の様に、この様なフローチャートに基づくテストプ
ログラミングを行なう事によって、テスト実行時にＤＵ
Ｔに好ましくないストレスが掛かる事を未然に防ぎうる
。
なう必要はない。従って、このフローチャートでは、定
数ｎを用いてｎ ＝ Ｏまたはｎ〜○で分岐を行なわせ
る様にしている。りまシ、もしｎ＝０であるならば、プ
ログラム最初の制約条件の設定の為のステートメントは
全てスキップして、処理を行なわない。同様に、ｎ＝ｏ
の時は制約条件に従ったチエツク処理も行なわない０こ
の為、このフローチャートではプログラムの最後で定数
ｎを−１に設定している。こうすれば、次のプログラム
実行時の最初に＋１される事でｎ＝ｏになりうる０ 以北の様に、この様なフローチャートに基づくテストプ
ログラミングを行なう事によって、テスト実行時にＤＵ
Ｔに好ましくないストレスが掛かる事を未然に防ぎうる
。
なお、上記実施例では制約条件として各種の値やすれら
のオン・オフのタイミングについて説明したが、制約条
件として電流値やこれらのオン・オフのタイミングであ
ってもよく、１記実施例と同様の効果を奏する。
のオン・オフのタイミングについて説明したが、制約条
件として電流値やこれらのオン・オフのタイミングであ
ってもよく、１記実施例と同様の効果を奏する。
以上のようにこの発明によれば、プログラム開発時また
はＤＵＴのテスト実行前に、予め設定した制約条件に相
違しているかどうかを簡単にチエツク出来、テスト実行
によるＤＵＴの破壊や劣化を未然に防止出来るので、ｗ
ｅ工程での不良発生や、市場への不良品の出荷を防ぐこ
とができる。
はＤＵＴのテスト実行前に、予め設定した制約条件に相
違しているかどうかを簡単にチエツク出来、テスト実行
によるＤＵＴの破壊や劣化を未然に防止出来るので、ｗ
ｅ工程での不良発生や、市場への不良品の出荷を防ぐこ
とができる。
第１図はこの発明の一実施例によるＩＣの試験方法のフ
ローチャート、第２図は従来の工０試験方法のフローチ
ャートである。 （１）〜（ホ）は７０−チャートの各ステートメントを
示す０ なお、図中同一符号は同一を示す。
ローチャート、第２図は従来の工０試験方法のフローチ
ャートである。 （１）〜（ホ）は７０−チャートの各ステートメントを
示す０ なお、図中同一符号は同一を示す。
Claims (1)
- 被測定ＩＣを試験するＩＣテスタにおいて、そのソフト
ウェアであるテストプログラムの中で被測定ＩＣに印加
される種々の信号の値やタイミングについて、被測定Ｉ
Ｃの特性・機能等に応じてソフトウェア上で予めシーケ
ンシャルなプログラムとしてその部分を構築しておいて
、被測定ＩＣが誤つた信号を印加されたりする事を未然
に防ぎ、被測定ＩＣの劣化や破壊に到るのを抑止する事
を目的とした事を特徴とする被測定ＩＣの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313856A JP2638233B2 (ja) | 1989-11-30 | 1989-11-30 | 被測定ｉｃの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313856A JP2638233B2 (ja) | 1989-11-30 | 1989-11-30 | 被測定ｉｃの試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03172780A true JPH03172780A (ja) | 1991-07-26 |
| JP2638233B2 JP2638233B2 (ja) | 1997-08-06 |
Family
ID=18046331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313856A Expired - Lifetime JP2638233B2 (ja) | 1989-11-30 | 1989-11-30 | 被測定ｉｃの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638233B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010170270A (ja) * | 2009-01-21 | 2010-08-05 | Ricoh Co Ltd | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177079A (ja) * | 1987-01-19 | 1988-07-21 | Hitachi Electronics Eng Co Ltd | Ｉｃ検査装置 |
-
1989
- 1989-11-30 JP JP1313856A patent/JP2638233B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177079A (ja) * | 1987-01-19 | 1988-07-21 | Hitachi Electronics Eng Co Ltd | Ｉｃ検査装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010170270A (ja) * | 2009-01-21 | 2010-08-05 | Ricoh Co Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638233B2 (ja) | 1997-08-06 |
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