JPH0620500A - 集積回路テスト方法 - Google Patents
集積回路テスト方法Info
- Publication number
- JPH0620500A JPH0620500A JP4200281A JP20028192A JPH0620500A JP H0620500 A JPH0620500 A JP H0620500A JP 4200281 A JP4200281 A JP 4200281A JP 20028192 A JP20028192 A JP 20028192A JP H0620500 A JPH0620500 A JP H0620500A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- test
- test pattern
- write
- timer
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 書込み時間が全バイトに渡って長いものを不
良品として除外することにより、テスト効率を高める。 【構成】 集積回路６のテストが開始すると、書込みパ
ルスにより監視タイマ７に予め設定された設定値の書込
み回数をカウントダウンさせ、テスト終了までに監視タ
イマ７の設定値が「０」になった場合、この集積回路６
を不良品と判定する。
良品として除外することにより、テスト効率を高める。 【構成】 集積回路６のテストが開始すると、書込みパ
ルスにより監視タイマ７に予め設定された設定値の書込
み回数をカウントダウンさせ、テスト終了までに監視タ
イマ７の設定値が「０」になった場合、この集積回路６
を不良品と判定する。
Description
【０００１】
【産業上の利用分野】この発明はメモリ等の論理集積回
路のテストを行うテスト方法に関するものである。
路のテストを行うテスト方法に関するものである。
【０００２】
【従来の技術】図６は従来の集積回路テスト方法を説明
するためのＥＰＲＯＭのインテリジェント書込みプログ
ラムのフローチャートの例であり、図において、９ａは
アドレス設定部、９ｂは書込みパルス印加部、９ｃは書
込みパルス印加部９ｂで書込まれたデータを読み出し可
能であるかどうかをチェックするプログラムベリファイ
部、９ｄは累積印加パルス数Ｘが最大値であるかどうか
の判定を行う最大値判定部、９ｅは累積印加パルス数Ｘ
のインクリメント部、９ｆは追加書込部、９ｇはアドレ
スインクリメント部である。
するためのＥＰＲＯＭのインテリジェント書込みプログ
ラムのフローチャートの例であり、図において、９ａは
アドレス設定部、９ｂは書込みパルス印加部、９ｃは書
込みパルス印加部９ｂで書込まれたデータを読み出し可
能であるかどうかをチェックするプログラムベリファイ
部、９ｄは累積印加パルス数Ｘが最大値であるかどうか
の判定を行う最大値判定部、９ｅは累積印加パルス数Ｘ
のインクリメント部、９ｆは追加書込部、９ｇはアドレ
スインクリメント部である。
【０００３】次に、ＥＰＲＯＭへのデータの書込み方法
について説明する。図６のアドレス設定部９ａにおい
て、ＥＰＲＯＭのアドレスを設定し、書込みパルス印加
部９ｂで１ｍｓの書込みパルスをそのアドレスに印加し
た後、プログラムベリファイ部９ｃでそのアドレスから
データが読み出し可能かどうかをチェックし、読み出し
がＯＫでない時は、書込みパルス印加部９ｂで再度１ｍ
ｓの書込みパルスをそのアドレスに印加する。読み出し
がＯＫになるまで１ｍｓの書込みパルス印加と読み出し
チェックを累積印加パルス数Ｘの最大値判定部９ｄで設
定した値まで繰り返し、ＯＫになるまでの累積印加パル
ス数Ｘをインクリメント部９ｅで記憶しておき、さらに
この３倍のパルス、すなわち３Ｘｍｓを追加書込部９ｆ
でアドレスに印加する。この一連の書込みが完了すると
アドレスインクリメント部９ｇでアドレスをインクリメ
ントし、次の番地へ行き、同様の動作を最終番地に行く
まで繰り返す。
について説明する。図６のアドレス設定部９ａにおい
て、ＥＰＲＯＭのアドレスを設定し、書込みパルス印加
部９ｂで１ｍｓの書込みパルスをそのアドレスに印加し
た後、プログラムベリファイ部９ｃでそのアドレスから
データが読み出し可能かどうかをチェックし、読み出し
がＯＫでない時は、書込みパルス印加部９ｂで再度１ｍ
ｓの書込みパルスをそのアドレスに印加する。読み出し
がＯＫになるまで１ｍｓの書込みパルス印加と読み出し
チェックを累積印加パルス数Ｘの最大値判定部９ｄで設
定した値まで繰り返し、ＯＫになるまでの累積印加パル
ス数Ｘをインクリメント部９ｅで記憶しておき、さらに
この３倍のパルス、すなわち３Ｘｍｓを追加書込部９ｆ
でアドレスに印加する。この一連の書込みが完了すると
アドレスインクリメント部９ｇでアドレスをインクリメ
ントし、次の番地へ行き、同様の動作を最終番地に行く
まで繰り返す。
【０００４】
【発明が解決しようとする課題】従来の集積回路テスト
方法においては、被テスト集積回路である例えば、１６
ＫｂｙｔｅのＥＰＲＯＭについて、インテリジェント書
込みを各バイト毎に最大１０回で書込む場合、バイト毎
に最大回数書込みを許した場合の実行時間が著しく長く
なるという問題点があった。
方法においては、被テスト集積回路である例えば、１６
ＫｂｙｔｅのＥＰＲＯＭについて、インテリジェント書
込みを各バイト毎に最大１０回で書込む場合、バイト毎
に最大回数書込みを許した場合の実行時間が著しく長く
なるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、被テスト集積回路に対する書込
み時間が全バイトにわたって、長いものを不良品として
除外することにより、効率よくテストを行うことができ
る集積回路テスト方法を提供することを目的とする。
ためになされたもので、被テスト集積回路に対する書込
み時間が全バイトにわたって、長いものを不良品として
除外することにより、効率よくテストを行うことができ
る集積回路テスト方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の発明に係る集
積回路テスト方法は、集積回路６に書込むべき全バイト
に要する書込み回数を予め監視タイマ７に設定してお
き、テストパターン発生手段（メモリ１）よりテストパ
ターンを集積回路６に与え、集積回路６のテストが開始
すると、テストパターン発生手段からのテストパターン
に含まれる書込みパルスにより、監視タイマ７の設定値
をカウントダウンし、集積回路６のテストが終了するま
でに監視タイマ７の設定値が「０」になったか否かを検
出することにより集積回路６の良否を判定することを特
徴とするものである。
積回路テスト方法は、集積回路６に書込むべき全バイト
に要する書込み回数を予め監視タイマ７に設定してお
き、テストパターン発生手段（メモリ１）よりテストパ
ターンを集積回路６に与え、集積回路６のテストが開始
すると、テストパターン発生手段からのテストパターン
に含まれる書込みパルスにより、監視タイマ７の設定値
をカウントダウンし、集積回路６のテストが終了するま
でに監視タイマ７の設定値が「０」になったか否かを検
出することにより集積回路６の良否を判定することを特
徴とするものである。
【０００７】請求項２の発明に係る集積回路テスト方法
は、集積回路に書込むべき全バイトに要する書込み回数
を予め設定し、集積回路のテストが開始すると、テスト
パターンに含まれる書込みパルスをカウントしていき、
このカウント値と上記書込み回数とを比較し、テスト終
了までに上記カウント値が上記書込み回数をオーバする
か否かを検出することにより該集積回路の良否を判定す
ることを特徴とするものである。
は、集積回路に書込むべき全バイトに要する書込み回数
を予め設定し、集積回路のテストが開始すると、テスト
パターンに含まれる書込みパルスをカウントしていき、
このカウント値と上記書込み回数とを比較し、テスト終
了までに上記カウント値が上記書込み回数をオーバする
か否かを検出することにより該集積回路の良否を判定す
ることを特徴とするものである。
【０００８】
【作用】請求項１の発明においては、集積回路６のテス
トが開始し、監視タイマ７の設定値が書込みパルスによ
りカウントダウンされ、その設定値が集積回路６のテス
ト終了までに「０」になると、この集積回路６は不良品
であると判定される。
トが開始し、監視タイマ７の設定値が書込みパルスによ
りカウントダウンされ、その設定値が集積回路６のテス
ト終了までに「０」になると、この集積回路６は不良品
であると判定される。
【０００９】請求項２の発明においては、集積回路のテ
ストが開始し、書込みパルスがカウントされていき、テ
スト終了までに、このカウント値が予め設定された書込
み回数をオーバしたとき、この集積回路は不良品である
と判定される。
ストが開始し、書込みパルスがカウントされていき、テ
スト終了までに、このカウント値が予め設定された書込
み回数をオーバしたとき、この集積回路は不良品である
と判定される。
【００１０】
実施例１．（請求項１対応） 図１はこの発明の集積回路テスト方法の実施例１の構成
ブロック図である。図１において、１はＥＰＲＯＭ等の
集積回路６のテストを行うためのテストパターンを発生
するテストパターン発生手段としてのメモリで、このメ
モリ１はアドレス設定部２ａとデータ設定部２ｂとＰＧ
Ｍ（プログラム）設定部３ａとマイクロインストラクシ
ョン部４から成るテストパターンを格納する。
ブロック図である。図１において、１はＥＰＲＯＭ等の
集積回路６のテストを行うためのテストパターンを発生
するテストパターン発生手段としてのメモリで、このメ
モリ１はアドレス設定部２ａとデータ設定部２ｂとＰＧ
Ｍ（プログラム）設定部３ａとマイクロインストラクシ
ョン部４から成るテストパターンを格納する。
【００１１】このテストパターンは、図２に示すように
プログラムロード時に図示しない外部記憶装置からメモ
リ１にロードされる。このテストパターンは、詳しくは
図３に示すようにアドレス設定部２ａとデータ設定部２
ｂとＰＧＭ設定部３ａから成るテストパターン部と、ピ
ンエレコントロールとタイミングとインストラクション
とデータから成るマイクロインストラクション部４とを
有する。このテストパターン上のアドレス設定部２ａで
集積回路６のアドレスを指定し、データ設定部２ｂでそ
のアドレスに書込むデータを設定し、ＰＧＭ設定部３ａ
で書込みを行うか否かをプログラムする。また、マイク
ロインストラクション部４でメモリ１をコントロールす
る。即ち、マイクロインストラクション部４のピンエレ
コントロールでメモリ１のデータの入出力、また、タイ
ミング、インストラクションなどをプログラムしメモリ
１をコントロールする。
プログラムロード時に図示しない外部記憶装置からメモ
リ１にロードされる。このテストパターンは、詳しくは
図３に示すようにアドレス設定部２ａとデータ設定部２
ｂとＰＧＭ設定部３ａから成るテストパターン部と、ピ
ンエレコントロールとタイミングとインストラクション
とデータから成るマイクロインストラクション部４とを
有する。このテストパターン上のアドレス設定部２ａで
集積回路６のアドレスを指定し、データ設定部２ｂでそ
のアドレスに書込むデータを設定し、ＰＧＭ設定部３ａ
で書込みを行うか否かをプログラムする。また、マイク
ロインストラクション部４でメモリ１をコントロールす
る。即ち、マイクロインストラクション部４のピンエレ
コントロールでメモリ１のデータの入出力、また、タイ
ミング、インストラクションなどをプログラムしメモリ
１をコントロールする。
【００１２】図１において、７は集積回路６に書込むべ
き全バイトに要する書込み回数を予め設定しておく監視
タイマ、８は監視タイマ７の設定値がカウントダウンさ
れ、「０」になった時に監視タイマ７から発生する割込
み信号を受けて集積回路６の良否を判定するテスタのＣ
ＰＵである。３ｂはメモリ１のＰＧＭ設定部３ａから出
力されるＰＧＭ印加信号（図４）で、書込みパルスに相
当する。また、メモリ１の内容を実行するサイクルとし
て、アドレス設定サイクル５ａ、データ設定サイクル５
ｂ、書込みサイクル５ｃ、及びベリファイサイクル５ｄ
が設けられる。
き全バイトに要する書込み回数を予め設定しておく監視
タイマ、８は監視タイマ７の設定値がカウントダウンさ
れ、「０」になった時に監視タイマ７から発生する割込
み信号を受けて集積回路６の良否を判定するテスタのＣ
ＰＵである。３ｂはメモリ１のＰＧＭ設定部３ａから出
力されるＰＧＭ印加信号（図４）で、書込みパルスに相
当する。また、メモリ１の内容を実行するサイクルとし
て、アドレス設定サイクル５ａ、データ設定サイクル５
ｂ、書込みサイクル５ｃ、及びベリファイサイクル５ｄ
が設けられる。
【００１３】次にこの実施例１の動作について説明す
る。テストされる集積回路６はＥＰＲＯＭとする。図１
や図４に示すような４つのサイクル、即ちアドレス設定
サイクル５ａ、データ設定サイクル５ｂ、書込みサイク
ル５ｃ、及びベリファイサイクル５ｄにより１バイトの
書込みが集積回路６に対して行われる。ベリファイサイ
クル５ｄで判定がＮＧであれば、ジャンプ命令でラベル
Ａに飛ぶサイクルを繰り返す。この書込みは、メモリ１
上のＰＧＭ設定部３ａで設定された図４に示すような波
形のＰＧＭ印加信号３ｂを書込みパルスとして集積回路
６と監視タイマ７に与える。そのＰＧＭ印加信号３ｂを
監視タイマ７の入力クロックとし、例えばその立ち下が
りのエッジをカウントすることで、集積回路６へのデー
タ書込み中に監視タイマ７がカウントダウンできるよう
にする。監視タイマ７には、集積回路６に書込むべき全
バイトに要する書込み回数が設定値として予めロードさ
れている。このような状態で、集積回路６のテストが開
始し、監視タイマ７の設定値がカウントダウンしていく
が、そのテストが終了するまでに設定値が「０」になる
と、監視タイマ７はＣＰＵ８に対して割込み信号を発生
し、これによりＣＰＵ８は集積回路６を不良品と判定す
る。もし、集積回路６のテストが終了したときに監視タ
イマ７の設定値が「０」になったら、ＣＰＵ８は集積回
路６を良品と判定する。
る。テストされる集積回路６はＥＰＲＯＭとする。図１
や図４に示すような４つのサイクル、即ちアドレス設定
サイクル５ａ、データ設定サイクル５ｂ、書込みサイク
ル５ｃ、及びベリファイサイクル５ｄにより１バイトの
書込みが集積回路６に対して行われる。ベリファイサイ
クル５ｄで判定がＮＧであれば、ジャンプ命令でラベル
Ａに飛ぶサイクルを繰り返す。この書込みは、メモリ１
上のＰＧＭ設定部３ａで設定された図４に示すような波
形のＰＧＭ印加信号３ｂを書込みパルスとして集積回路
６と監視タイマ７に与える。そのＰＧＭ印加信号３ｂを
監視タイマ７の入力クロックとし、例えばその立ち下が
りのエッジをカウントすることで、集積回路６へのデー
タ書込み中に監視タイマ７がカウントダウンできるよう
にする。監視タイマ７には、集積回路６に書込むべき全
バイトに要する書込み回数が設定値として予めロードさ
れている。このような状態で、集積回路６のテストが開
始し、監視タイマ７の設定値がカウントダウンしていく
が、そのテストが終了するまでに設定値が「０」になる
と、監視タイマ７はＣＰＵ８に対して割込み信号を発生
し、これによりＣＰＵ８は集積回路６を不良品と判定す
る。もし、集積回路６のテストが終了したときに監視タ
イマ７の設定値が「０」になったら、ＣＰＵ８は集積回
路６を良品と判定する。
【００１４】実施例２．（請求項１対応） 図５は実施例２の構成ブロック図である。図５におい
て、１０はテストパターン発生手段としてのＬＰＧ（ロ
ジックパターンジェネレータ）、４はマイクロインスト
ラクション部、７は監視タイマ、８はテスタのＣＰＵ、
１１はタイミンググループ設定部、１２はピンエレコン
トロール設定部である。
て、１０はテストパターン発生手段としてのＬＰＧ（ロ
ジックパターンジェネレータ）、４はマイクロインスト
ラクション部、７は監視タイマ、８はテスタのＣＰＵ、
１１はタイミンググループ設定部、１２はピンエレコン
トロール設定部である。
【００１５】次にこの実施例２の動作について説明す
る。全体の動作については、実施例１で説明したので、
省略する。ＬＰＧ１０のマイクロインストラクション部
４からの信号により監視タイマ７を制御し、監視タイマ
７の予めロードしておいた設定値をカウントダウンし、
その設定値がテスト終了までに「０」になった場合、監
視タイマ７から発生する割込み信号によりテスタのＣＰ
Ｕ８は図示しない被テスト集積回路を不良品と判定す
る。
る。全体の動作については、実施例１で説明したので、
省略する。ＬＰＧ１０のマイクロインストラクション部
４からの信号により監視タイマ７を制御し、監視タイマ
７の予めロードしておいた設定値をカウントダウンし、
その設定値がテスト終了までに「０」になった場合、監
視タイマ７から発生する割込み信号によりテスタのＣＰ
Ｕ８は図示しない被テスト集積回路を不良品と判定す
る。
【００１６】実施例３．（請求項２対応） なお、上記実施例１あるいは実施例２では集積回路に書
込むべき全バイトに要する書込み回数を予め監視タイマ
に設定しておき、集積回路のテストが開始し、発生する
書込みパルスにより監視タイマの設定値をカウントダウ
ンさせ、テスト終了までにその設定値が「０」になれ
ば、該集積回路を不良品と判定したが、実施例３とし
て、上記監視タイマに代わり比較手段を設け、集積回路
に書込むべき全バイトに要する書込み回数を比較手段に
予め設定しておき、集積回路のテストが開始し、発生す
る書込みパルスを比較手段でカウントしていき、テスト
終了までに、このカウント値が予め設定された書込み回
数をオーバしたとき、該集積回路を不良品と判定しても
よい。
込むべき全バイトに要する書込み回数を予め監視タイマ
に設定しておき、集積回路のテストが開始し、発生する
書込みパルスにより監視タイマの設定値をカウントダウ
ンさせ、テスト終了までにその設定値が「０」になれ
ば、該集積回路を不良品と判定したが、実施例３とし
て、上記監視タイマに代わり比較手段を設け、集積回路
に書込むべき全バイトに要する書込み回数を比較手段に
予め設定しておき、集積回路のテストが開始し、発生す
る書込みパルスを比較手段でカウントしていき、テスト
終了までに、このカウント値が予め設定された書込み回
数をオーバしたとき、該集積回路を不良品と判定しても
よい。
【００１７】
【発明の効果】以上のように請求項１の発明によれば、
集積回路に書込むべき全バイトに要する書込み回数を予
め監視タイマに設定しておき、集積回路のテストが開始
すると、書込みパルスにより監視タイマの設定値をカウ
ントダウンし、テスト終了までに設定値が「０」になっ
たか否かを検出することにより集積回路の良否を判定す
るようにしたので、書込み時間が全バイトに渡って長い
ものを不良の集積回路として除外することができ、これ
により書込み時間を節約でき、したがってテスト時間が
短くなり、テスト効率が向上するという効果が得られ
る。
集積回路に書込むべき全バイトに要する書込み回数を予
め監視タイマに設定しておき、集積回路のテストが開始
すると、書込みパルスにより監視タイマの設定値をカウ
ントダウンし、テスト終了までに設定値が「０」になっ
たか否かを検出することにより集積回路の良否を判定す
るようにしたので、書込み時間が全バイトに渡って長い
ものを不良の集積回路として除外することができ、これ
により書込み時間を節約でき、したがってテスト時間が
短くなり、テスト効率が向上するという効果が得られ
る。
【００１８】請求項２の発明によれば、集積回路のテス
トが開始すると、書込みパルスをカウントしていき、こ
のカウント値と予め設定された書込み回数とを比較し、
テスト終了までにカウント値が書込み回数をオーバする
か否かを検出することにより集積回路の良否を判定する
ようにしたので、この場合も上記と同様な効果が得られ
る。
トが開始すると、書込みパルスをカウントしていき、こ
のカウント値と予め設定された書込み回数とを比較し、
テスト終了までにカウント値が書込み回数をオーバする
か否かを検出することにより集積回路の良否を判定する
ようにしたので、この場合も上記と同様な効果が得られ
る。
【図１】この発明の集積回路テスト方法の実施例１の構
成ブロック図である。
成ブロック図である。
【図２】この実施例１においてメモリにロードされるテ
ストパターンの説明図である。
ストパターンの説明図である。
【図３】この実施例１におけるテストパターンの内容説
明図である。
明図である。
【図４】この実施例１におけるＰＧＭ印加信号の波形図
である。
である。
【図５】この発明の集積回路テスト方法の実施例２の構
成ブロック図である。
成ブロック図である。
【図６】従来の集積回路テスト方法を説明するためのフ
ローチャートである。
ローチャートである。
１ メモリ（テストパターン発生手段） ６ 集積回路 ７ 監視タイマ １０ ＬＰＧ（テストパターン発生手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 7352−4Ｍ
Claims (2)
- 【請求項１】 集積回路のテストを行うためのテストパ
ターンを発生するテストパターン発生手段を備え、上記
テストパターンにより上記集積回路のテストを行う集積
回路テスト方法において、上記集積回路に書込むべき全
バイトに要する書込み回数を予め監視タイマに設定して
おき、上記テストパターン発生手段よりテストパターン
を上記集積回路に与え、該集積回路のテストが開始する
と、上記テストパターン発生手段からのテストパターン
に含まれる書込みパルスにより、該監視タイマの設定値
をカウントダウンし、該集積回路のテストが終了するま
でに該監視タイマの設定値が「０」になったか否かを検
出することにより該集積回路の良否を判定することを特
徴とする集積回路テスト方法。 - 【請求項２】 集積回路のテストを行うためのテストパ
ターンを発生するテストパターン発生手段を備え、上記
テストパターンにより上記集積回路のテストを行う集積
回路テスト方法において、上記集積回路に書込むべき全
バイトに要する書込み回数を予め設定し、集積回路のテ
ストが開始すると、上記テストパターンに含まれる書込
みパルスをカウントしていき、このカウント値と上記予
め設定された書込み回数とを比較し、テスト終了までに
上記カウント値が上記書込み回数をオーバするか否かを
検出することにより該集積回路の良否を判定することを
特徴とする集積回路テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200281A JPH0620500A (ja) | 1992-07-03 | 1992-07-03 | 集積回路テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200281A JPH0620500A (ja) | 1992-07-03 | 1992-07-03 | 集積回路テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620500A true JPH0620500A (ja) | 1994-01-28 |
Family
ID=16421711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200281A Pending JPH0620500A (ja) | 1992-07-03 | 1992-07-03 | 集積回路テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316063B1 (ko) * | 1999-12-29 | 2001-12-12 | 박종섭 | 반도체 메모리모듈의 테스트장치 |
-
1992
- 1992-07-03 JP JP4200281A patent/JPH0620500A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316063B1 (ko) * | 1999-12-29 | 2001-12-12 | 박종섭 | 반도체 메모리모듈의 테스트장치 |
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