JP2936689B2 - トリガ発生装置 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、デジタルオシロスコープなどの波形測定装
置で波形データのメモリへの取込制御に用いるトリガ発
生装置に関するものであり、詳しくは、トリガ機能の強
化に関するものである。

＜従来の技術＞ 測定波形の注目部分を画面に表示させるためには、測
定波形の注目部分をメモリに取り込むように制御する必
要がある。

そこで、一般には、測定波形に対しては任意のトリガ
レベルとエッジの極性をトリガ条件として設定し、これ
らトリガ条件が成立した場合にトリガを有効にして波形
データのメモリへの取込を制御し、メモリに取り込まれ
た波形データを測定波形として表示させることが行われ
ている。なお、これらの処理はソフトウェアで実行する
こともできるが、高速処理は困難であって高周波測定に
は不向きであり、回路を構成することで必要な処理を実
現している。

ところで、このようなトリガ機能だけで第４図のよう
な波形Ｓを表示させる場合を考える。トリガ条件として
トリガレベルTL₁が設定され、検出すべきエッジとして
波形ＳがトリガレベルTL₁に対して増加方向に横切るこ
とが設定されているのとすると、時刻t₁およびt₂のいず
れにおいてもトリガ条件を成立することになる。

この結果、時刻t₁を起点とする波形と時刻t₂を起点と
する波形が重なり合った状態で表示されることになり、
表示波形の識別は困難になる。

そこで、このような不具合を解決するために、レベル
とゲートを組み合わせたゲートトリガ機能が提案されて
いる。再び第４図においては、LGはゲートトリガをかけ
るために用いられるレベルゲートであり、上限値レベル
ULと下限値レベルLLが設定されている。このレベルゲー
トLGは、レベルトリガ点t₁,t₂から所定の時間Ｔ遡った
時刻における波形Ｓのレベルを比較するように機能す
る。

この結果、例えば波形ＳがレベルゲートLG内を通過し
た場合にトリガ条件が成立するものと設定されていれば
時刻t₁のトリガ点のみが有効になり、波形Ｓがレベルゲ
ートLG内を通過しない場合にトリガ条件が成立するもの
と設定されていれば時刻t₂のトリガ点のみが有効にな
る。

これにより、時刻t₁を起点とする波形と時刻t₂を起点
とする波形のいずれかが選択的に表示されることになっ
て、表示波形の重なりはなくなる。

ところが、実際の波形測定にあたっては、例えば第５
図のTV波形のように、左側半分の輝度がハッチングを付
けた指定輝度よりも高い部分Ａを有する走査線の波形Ｓ
のみを表示させたいこともある。

この場合には、同期信号の立ち上がりエッジに対して
レベルトリガを設定し、ハッチング部分の少なくとも開
始位置と終了位置に対してレベルゲートを用いたゲート
トリガを設定しなければならない。

＜発明が解決しようとする課題＞ しかし、このように複数のレベルゲートを用いた場
合、レベルゲート位置以外の波形部分についてはゲート
は機能しないことになり、正確なゲートトリガ動作が確
保できない。

また、複数のゲートトリガを設定するためにはゲート
トリガの数に比例した回路部品が必要になる。

本発明は、このような点に着目したものであり、その
目的は、レベルゲートに時間幅を持たせることによりト
リガ機能を強化したトリガ発生装置を提供することにあ
る。

＜課題を解決するための手段＞ 本発明のトリガ発生装置は、 測定波形をデジタル信号に変換するA/D変換器と、 このA/D変換器の出力データを格納するメモリと、 前記A/D変換器に入力される測定波形のレベルとエッ
ジを判定するレベルトリガ回路と、 前記メモリの出力データと予め設定された基準レベル
とを比較するコンパレータと、 このコンパレータの出力信号でプリセットされ、キャ
リー信号でカウント動作が停止するプリセットカウンタ
と、 予め設定されたオフセットアドレスを有し前記A/D変
換器の出力データを前記メモリに書込むための書込みア
ドレスと前記メモリに格納されているデータを読みだし
て前記コンパレータに加えるための読みだしアドレスを
交互に出力するように構成されたメモリ制御回路と、 前記レベルトリガ回路の出力信号とプリセットカウン
タのキャリー信号の論理積信号をトリガとして前記メモ
リ制御回路に加えることにより前記メモリへのアドレス
出力動作を制御する論理ゲート、 とで構成されたことを特徴とする。

＜作用＞ コンパレータによりレベル範囲が設定され、プリセッ
トカウンタのプリセットデータにより時間幅が設定され
て、表示波形に対して時間幅が加味されたトリガ条件を
設定する矩形の窓が形成される。一方、トリガレベルと
エッジにより設定されるトリガ条件に基づくトリガ点か
らこの窓の通過の有無が確定するまでの時間幅は、メモ
リに交互に加えられる書込みアドレスと読みだしアドレ
ス間のオフセットアドレスの大きさにより設定される。

これにより、従来よりも複雑なトリガ条件の組合わせ
が設定できる。

＜実施例＞ 以下、図面を用いて本発明の実施例を詳細に説明す
る。

第１図は、本発明の一実施例を示すブロック図であ
る。図において、測定波形が加えられる入力端子１は、
測定波形Ｓをデジタル信号に変換するA/D変換器２に接
続されるとともに、測定波形のレベルとエッジを判定す
るレベルトリガ回路３に接続されている。A/D変換器２
の出力端子はメモリ制御回路４に接続されている。メモ
リ制御回路４は、メモリ５にA/D変換器２の出力データ
を格納するための書込みアドレスWRとメモリ５に格納さ
れたデータを読みだすための読みだしアドレスRDを交互
に出力するものであり、これら書込みアドレスWRと読み
だしアドレスRDの間にはレジスタ６に予め保持されたオ
フセットアドレスが与えられている。ただし、WR＞RDと
する。コンパレータ７の一方の入力端子にはメモリ制御
回路４を介してメモリ５から読みだされるデータが加え
られ、他方の入力端子には予め設定された基準レベルと
なる上限値および下限値を保持するレジスタ８が接続さ
れている。このコンパレータ７の出力端子はプリセット
カウンタ９のロード端子に接続されている。プリセット
カウンタ９はキャリー出力端子を有しキャリーを発生す
ることによりカウント動作を停止するものであり、プリ
セット入力端子にはプリセットデータを保持するレジス
タ10が接続され、キャリー出力端子はアンドゲート11の
一方の入力端子に接続されている。なお、これらプリセ
ットカウンタ７のクロック端子にはA/D変換器２に加え
られるのと同じサンプルクロックSCが加えられている。
アンドゲート11の入力端子にはレベルトリガ回路３の出
力信号が加えられている。このアンドゲート11の出力信
号はメモリ制御回路４に加えられていて、メモリ制御回
路４からメモリ５への各アドレスWR,RDの出力を制御す
る。

また、メモリ５に格納される波形データは図示しない
表示制御系統の制御に従って表示回路にも読み出され
る。

このように構成することにより、第２図にハッチング
を付けて示すような、横方向にプリセットカウンタ９の
プリセット値に対応した時間幅Taを有し縦方向にコンパ
レータ７の基準レベルに対応したレベル幅LWを有する測
定波形Ｓに対するトリガ条件の窓Ｗが設定されることに
なる。また、レベルトリガ回路３のトリガ条件に基づい
て検出されるトリガ点Ｐから窓Ｗの一端までの時間幅Tb
はレジスタ６に保持されている書込みアドレスWRと読み
だしアドレスRDのアドレスオフセット量で設定される。

これら２種類のトリガ条件を適宜組合わせることによ
り、例えば第２図のような窓Ｗを通過する波形または窓
Ｗを通過しない波形に対してトリガ点Ｐを有効にするこ
とができる。

第３図を用いて第１図の動作を説明する。

なお、第３図では、説明を簡単にするために窓Ｗの幅
を２クロックサイクルとし、波形Ｓが窓Ｗを通過しない
ことが確実してから５クロックサイクル後にトリガを有
効にするものとする。すなわち、プリセットカウンタ９
のプリセット値はフルカウント「Ｆ」から「２」を引い
た値「Ｆ−２」になり、レジスタ６に保持される書込み
アドレスWRと読みだしアドレスRDのアドレスオフセット
量は「５」になる。従って、データは書込みアドレスWR
によりメモリ５に書込まれ、５クロックサイクル経過後
の読みだしアドレスRDによりコンパレータ７に読みださ
れる。

波形Ｓには〜の４つの変化部分が含まれている。

ここで、波形Ｓのの立ち上がり部分のレベル変化と
第１図のプリセットカウンタ９のプリセット値に対応し
て設定される時間幅とレジスタ８に保持されている上限
値および下限値により設定されるコンパレータ７の基準
レベルに対応したレベル幅を有するトリガ条件の窓Ｗと
の関係に着目すると、波形Ｓのの立ち上がり部分は窓
Ｗにより形成されるレベル領域を通過しない関係にあ
る。これにより、プリセットカウンタ９はアドレスオフ
セット分の５クロック後にカウントを開始する。A/Dデ
ータのハッチングを付けた部分D1〜D3,D6はコンパレー
タ５の出力信号がカウントイネーブルになっていること
を表している。そして、カウント値がフルカウントに達
するまで波形Ｓは窓Ｗを通過しなかったのでプリセット
カウンタ９はキャリーを出力してカウントを停止する。
このキャリーはアンドゲート11に出力される。一方、窓
Ｗの終了端部から５クロックサイクル経過後の波形Ｓの
の立ち上がり部分はトリガレベルTLを横切っている。
これにより、トリガが有効になってメモリ制御回路４に
対してメモリ５へのアドレスWR,RDの出力終了が指示さ
れることになる。

これに対し、波形Ｓのの立ち上がり部分も窓Ｗの開
始端部を通過しないのでプリセットカウンタ９はカウン
トを開始するが、カウント値がフルカウントに達するま
でに波形Ｓが窓Ｗを通過してしまい、プリセットカウン
タ９にはレジスタ10からプリセット値がロードされる。
従って、波形Ｓのの立ち上がり部分もトリガレベルTL
を横切っているもののトリガが有効になることはなく、
メモリ制御回路４に対してメモリ５へのアドレス出力終
了が指示されることはない。

なお、上記実施例では窓Ｗが１個の例を説明したが、
必要に応じて複数個を設けることは可能であり、さらに
複雑なトリガ制御が行える。

また、波形Ｓが窓Ｗを通過する（パス）か通過しない
（バイパス）かの選択は、コンパレータ７の出力信号
が、データがレジスタ８で設定される基準レベル内にあ
るときアクティブになるか基準レベル外にあるときアク
ティブになるかで切換えることができる。

＜発明の効果＞ 以上説明したように、本発明によれは、レベルゲート
に時間幅を持たせることによりトリガ機能を強化したト
リガ発生装置が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図は第１図の動作説明図、第４図は従来のトリ
ガ機能の説明図、第５図はTV信号に対するトリガ動作の
説明図である。 １……測定信号入力端子、２……A/D変換器、３……レ
ベルトリガ回路、４……メモリ制御回路、５……メモ
リ、6,8,10……レジスタ、７……コンパレータ、９……
プリセットカウンタ、11……アンドゲート。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】測定波形をデジタル信号に変換するA/D変
   換器と、 このA/D変換器の出力データを格納するメモリと、 前記A/D変換器に入力される測定波形のレベルとエッジ
   を判定するレベルトリガ回路と、 前記メモリの出力データと予め設定された基準レベルと
   を比較するコンパレータと、 このコンパレータの出力信号でプリセットされ、キャリ
   ー信号でカウント動作が停止するプリセットカウンタ
   と、 予め設定されたオフセットアドレスを有し前記A/D変換
   器の出力データを前記メモリに書込むための書込みアド
   レスと前記メモリに格納されているデータを読みだして
   前記コンパレータに加えるための読みだしアドレスを交
   互に出力するように構成されたメモリ制御回路と、 前記レベルトリガ回路の出力信号とプリセットカウンタ
   のキャリー信号の論理積信号をトリガとして前記メモリ
   制御回路に加えることにより前記メモリへのアドレス出
   力動作を制御する論理ゲート、 とで構成されたことを特徴とするトリガ発生装置。