JP2946703B2 - トリガ発生装置 - Google Patents
トリガ発生装置Info
- Publication number
- JP2946703B2 JP2946703B2 JP24912090A JP24912090A JP2946703B2 JP 2946703 B2 JP2946703 B2 JP 2946703B2 JP 24912090 A JP24912090 A JP 24912090A JP 24912090 A JP24912090 A JP 24912090A JP 2946703 B2 JP2946703 B2 JP 2946703B2
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- JP
- Japan
- Prior art keywords
- trigger
- level
- waveform
- converter
- signal
- Prior art date
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- Expired - Lifetime
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- Electrophonic Musical Instruments (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、デジタルオシロスコープなどの波形測定装
置で波形データのメモリへの取込制御に用いるトリガ発
生装置に関するものであり、詳しくは、トリガ機能の強
化に関するものである。
置で波形データのメモリへの取込制御に用いるトリガ発
生装置に関するものであり、詳しくは、トリガ機能の強
化に関するものである。
＜従来の技術＞ 測定波形の注目部分を画面に表示させるためには、測
定波形の注目部分をメモリに取り込むように制御する必
要がある。
定波形の注目部分をメモリに取り込むように制御する必
要がある。
そこで、一般には、測定波形に対して任意のトリガレ
ベルとエッジの極性をトリガ条件として設定し、これら
トリガ条件が成立した場合にトリガを有効にして波形デ
ータのメモリへの取込を制御し、メモリに取り込まれた
波形データを測定波形として表示させることが行われて
いる。なお、これらの処理はソフトウェアで実行するこ
ともできるが、高速処理は困難であって高周波測定には
不向きであり、回路を構成することで必要な処理を実現
している。
ベルとエッジの極性をトリガ条件として設定し、これら
トリガ条件が成立した場合にトリガを有効にして波形デ
ータのメモリへの取込を制御し、メモリに取り込まれた
波形データを測定波形として表示させることが行われて
いる。なお、これらの処理はソフトウェアで実行するこ
ともできるが、高速処理は困難であって高周波測定には
不向きであり、回路を構成することで必要な処理を実現
している。
ところで、このようなトリガ機能だけで第４図のよう
な波形Ｓを表示させる場合を考える。トリガ条件として
トリガレベルTL1が設定され、検出すべきエッジとして
波形ＳがトリガレベルTL1に対して増加方向に横切るこ
とが設定されているのとすると、時刻t1およびt2のいず
れにおいてもトリガ条件が成立することになる。
な波形Ｓを表示させる場合を考える。トリガ条件として
トリガレベルTL1が設定され、検出すべきエッジとして
波形ＳがトリガレベルTL1に対して増加方向に横切るこ
とが設定されているのとすると、時刻t1およびt2のいず
れにおいてもトリガ条件が成立することになる。
この結果、時刻t1を起点とする波形と時刻t2を起点と
する波形が重なり合った状態で表示されることになり、
表示波形の識別は困難になる。
する波形が重なり合った状態で表示されることになり、
表示波形の識別は困難になる。
そこで、このような不具合を解決するために、レベル
とゲートを組み合わせたゲートトリガ機能が提案されて
いる。再び第４図において、LGはゲートトリガをかける
ために用いられるレベルゲートであり、上限値レベルUL
と下限値レベルLLが設定されている。このレベルゲート
LGは、レベルトリガ点t1,t2から所定の時間Ｔ遡った時
刻における波形Ｓのレベルを比較するように機能する。
とゲートを組み合わせたゲートトリガ機能が提案されて
いる。再び第４図において、LGはゲートトリガをかける
ために用いられるレベルゲートであり、上限値レベルUL
と下限値レベルLLが設定されている。このレベルゲート
LGは、レベルトリガ点t1,t2から所定の時間Ｔ遡った時
刻における波形Ｓのレベルを比較するように機能する。
この結果、例えば波形ＳがレベルゲートLG内を通過し
た場合にトリガ条件が成立するものと設定されていれば
時刻t1のトリガ点のみが有効になり、波形Ｓがレベルゲ
ートLG内を通過しない場合にトリガ条件が成立するもの
と設定されていれば時刻t2のトリガ点のみが有効にな
る。
た場合にトリガ条件が成立するものと設定されていれば
時刻t1のトリガ点のみが有効になり、波形Ｓがレベルゲ
ートLG内を通過しない場合にトリガ条件が成立するもの
と設定されていれば時刻t2のトリガ点のみが有効にな
る。
これにより、時刻t1を起点とする波形と時刻t2を起点
とする波形のいずれかが選択的に表示されることになっ
て、表示波形の重なりはなくなる。
とする波形のいずれかが選択的に表示されることになっ
て、表示波形の重なりはなくなる。
ところが、実際の波形測定にあたっては、例えば第５
図のTV波形のように、左側半分の輝度がハッチングを付
けた指定輝度よりも高い部分Ａを有する走査線の波形Ｓ
のみを表示させたいこともある。
図のTV波形のように、左側半分の輝度がハッチングを付
けた指定輝度よりも高い部分Ａを有する走査線の波形Ｓ
のみを表示させたいこともある。
この場合には、同期信号の立ち上がりエッジに対して
レベルトリガを設定し、ハッチング部分の少なくとも開
始位置と終了位置に対してレベルゲートを用いたゲート
トリガを設定しなければならない。
レベルトリガを設定し、ハッチング部分の少なくとも開
始位置と終了位置に対してレベルゲートを用いたゲート
トリガを設定しなければならない。
＜発明が解決しようとする課題＞ しかし、このように複数のレベルゲートを用いた場
合、レベルゲート位置以外の波形部分についてはゲート
は機能しないことになり、正確なゲートトリガ動作が確
保できない。
合、レベルゲート位置以外の波形部分についてはゲート
は機能しないことになり、正確なゲートトリガ動作が確
保できない。
また、複数のゲートトリガを設定するためにはゲート
トリガの数に比例した回路部品が必要になる。
トリガの数に比例した回路部品が必要になる。
本発明は、このような点に着目したものであり、その
目的は、レベルゲートに時間幅を持たせることによりト
リガ機能を強化したトリガ発生装置を提供することにあ
る。
目的は、レベルゲートに時間幅を持たせることによりト
リガ機能を強化したトリガ発生装置を提供することにあ
る。
＜課題を解決するための手段＞ 本発明のトリガ発生装置は、 測定波形をデジタル信号に変換するA/D変換器と、 このA/D変換器の出力データを格納するメモリと、 前記A/D変換器に入力される測定波形のレベルとエッ
ジを判定するレベルトリガ回路と、 前記A/D変換器の出力データと予め設定された基準レ
ベルとを比較するコンパレータと、 このコンパレータの出力信号でプリセットされ、キャ
リー信号でカウント動作が停止するプリセットカウンタ
と、 ステップ数が任意に設定でき、前記プリセットカウン
タのキャリー信号が加えられるシフトレジスタと、 前記レベルトリガ回路の出力信号とシフトレジスタの
出力信号の論理積信号に基づいて前記メモリへのA/D変
換器の出力データの格納動作を制御するメモリ制御回
路、 とで構成されたことを特徴とする。
ジを判定するレベルトリガ回路と、 前記A/D変換器の出力データと予め設定された基準レ
ベルとを比較するコンパレータと、 このコンパレータの出力信号でプリセットされ、キャ
リー信号でカウント動作が停止するプリセットカウンタ
と、 ステップ数が任意に設定でき、前記プリセットカウン
タのキャリー信号が加えられるシフトレジスタと、 前記レベルトリガ回路の出力信号とシフトレジスタの
出力信号の論理積信号に基づいて前記メモリへのA/D変
換器の出力データの格納動作を制御するメモリ制御回
路、 とで構成されたことを特徴とする。
＜作用＞ コンパレータによりレベル範囲が設定され、プリセッ
トカウンタのプリセットデータにより時間幅が設定され
て、表示波形に対して時間幅が加味されたトリガ条件を
設定する矩形の窓が形成される。一方、トリガレベルと
エッジにより設定されるトリガ条件に基づくトリガ点か
らこの窓の通過の有無が確定するまでの時間幅はシフト
レジスタのステップ数により時間幅が設定される。
トカウンタのプリセットデータにより時間幅が設定され
て、表示波形に対して時間幅が加味されたトリガ条件を
設定する矩形の窓が形成される。一方、トリガレベルと
エッジにより設定されるトリガ条件に基づくトリガ点か
らこの窓の通過の有無が確定するまでの時間幅はシフト
レジスタのステップ数により時間幅が設定される。
これにより、従来よりも複雑なトリガ条件の組合わせ
が設定できる。
が設定できる。
＜実施例＞ 以下、図面を用いて本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例を示すブロック図であ
る。図において、測定波形が加えられる入力端子１は、
測定波形Ｓをデジタル信号に変換するA/D変換器２に接
続されるとともに、測定波形のレベルとエッジを判定す
るレベルトリガ回路３に接続されている。A/D変換器２
の出力端子はメモリ制御回路４に接続されるとともに、
コンパレータ５の一方の入力端子に接続されている。コ
ンパレータ５の他方の入力端子には予め設定された基準
レベルとなる上限値および下限値を保持するレジスタ６
が接続されている。このコンパレータ５の出力端子はプ
リセットカウンタ７のロード端子に接続されている。プ
リセットカウンタ７はキャリー出力端子を有しキャリー
を発生することによりカウント動作を停止するものであ
り、プリセット入力端子にはプリセットデータを保持す
るレジスタ８が接続され、キャリー出力端子はステップ
数が任意に設定できるシフトレジスタ９の入力端子に接
続されている。なお、これらプリセットカウンタ７およ
びシフトレジスタ９のクロック端子にはA/D変換器２に
加えられるのと同じサンプルクロックSCが加えられてい
る。アンドゲート10の一方の入力端子にはレベルトリガ
回路３の出力信号が加えられ、他方の入力端子にはシフ
トレジスタ９の出力データが加えられている。このアン
ドゲート10の出力信号はメモリ制御回路４に加えられて
いる。メモリ制御回路４は、アンドゲート10を介して加
えられるレベルトリガ回路３の出力信号とシフトレジス
タ９の出力信号の論理積信号に基づいてメモリ11へのA/
D変換器２の出力データの格納動作を制御する。メモリ1
1に格納される波形データは図示しない表示回路に読み
出される。
る。図において、測定波形が加えられる入力端子１は、
測定波形Ｓをデジタル信号に変換するA/D変換器２に接
続されるとともに、測定波形のレベルとエッジを判定す
るレベルトリガ回路３に接続されている。A/D変換器２
の出力端子はメモリ制御回路４に接続されるとともに、
コンパレータ５の一方の入力端子に接続されている。コ
ンパレータ５の他方の入力端子には予め設定された基準
レベルとなる上限値および下限値を保持するレジスタ６
が接続されている。このコンパレータ５の出力端子はプ
リセットカウンタ７のロード端子に接続されている。プ
リセットカウンタ７はキャリー出力端子を有しキャリー
を発生することによりカウント動作を停止するものであ
り、プリセット入力端子にはプリセットデータを保持す
るレジスタ８が接続され、キャリー出力端子はステップ
数が任意に設定できるシフトレジスタ９の入力端子に接
続されている。なお、これらプリセットカウンタ７およ
びシフトレジスタ９のクロック端子にはA/D変換器２に
加えられるのと同じサンプルクロックSCが加えられてい
る。アンドゲート10の一方の入力端子にはレベルトリガ
回路３の出力信号が加えられ、他方の入力端子にはシフ
トレジスタ９の出力データが加えられている。このアン
ドゲート10の出力信号はメモリ制御回路４に加えられて
いる。メモリ制御回路４は、アンドゲート10を介して加
えられるレベルトリガ回路３の出力信号とシフトレジス
タ９の出力信号の論理積信号に基づいてメモリ11へのA/
D変換器２の出力データの格納動作を制御する。メモリ1
1に格納される波形データは図示しない表示回路に読み
出される。
このように構成することにより、第２図にハッチング
を付けて示すような、横方向にプリセットカウンタ７の
プリセット値に対応した時間幅Taを有し縦方向にコンパ
レータ５の基準レベルに対応したレベル幅LWを有する測
定波形Ｓに対するトリガ条件の窓Ｗが設定されることに
なる。また、レベルトリガ回路３のトリガ条件に基づい
て検出されるトリガ点Ｐから窓Ｗの一端までの時間幅Tb
はシフトレジスタ９のステップ数で設定される。
を付けて示すような、横方向にプリセットカウンタ７の
プリセット値に対応した時間幅Taを有し縦方向にコンパ
レータ５の基準レベルに対応したレベル幅LWを有する測
定波形Ｓに対するトリガ条件の窓Ｗが設定されることに
なる。また、レベルトリガ回路３のトリガ条件に基づい
て検出されるトリガ点Ｐから窓Ｗの一端までの時間幅Tb
はシフトレジスタ９のステップ数で設定される。
これら２種類のトリガ条件を適宜組合わせることによ
り、例えば第２図のような窓Ｗを通過する波形または窓
Ｗを通過しない波形に対してトリガ点Ｐを有効にするこ
とができる。
り、例えば第２図のような窓Ｗを通過する波形または窓
Ｗを通過しない波形に対してトリガ点Ｐを有効にするこ
とができる。
第３図を用いて第１図の動作を説明する。
なお、第３図では、説明を簡単にするために窓Ｗの幅
を２クロックサイクルとし、波形Ｓが窓Ｗを通過しない
ことが確定してから５クロックサイクル後にトリガを有
効にするものとする。すなわち、プリセットカウンタ７
のプリセット値はフルカウント「Ｆ」から「２」を引い
た値「Ｆ−２」になり、シフトレジスタ９のステップ数
は「５」になる。
を２クロックサイクルとし、波形Ｓが窓Ｗを通過しない
ことが確定してから５クロックサイクル後にトリガを有
効にするものとする。すなわち、プリセットカウンタ７
のプリセット値はフルカウント「Ｆ」から「２」を引い
た値「Ｆ−２」になり、シフトレジスタ９のステップ数
は「５」になる。
波形Ｓには〜の４つの変化部分が含まれている。
波形Ｓのの立ち上がり部分は窓Ｗの開始端部を通過
しないのでプリセットカウンタ７はカウントを開始す
る。なお、A/Dデータのハッチングを付けた部分はコン
パレータ５の出力信号がカウントイネーブルになってい
ることを表している。そして、カウント値がフルカウン
トに達するまで波形Ｓは窓Ｗを通過しなかったのでプリ
セットカウンタ７はキャリーを出力してカウントを停止
する。このキャリーはシフトレジスタ９に入力され、５
クロックサイクル後にアンドゲート10に出力される。一
方、窓Ｗの終了端部から５クロックサイクル経過後の波
形Ｓのの立ち上がり部分はトリガレベルTLを横切って
いる。これにより、トリガは有効になってメモリ制御回
路４に対してメモリ11へのデータ格納作業の終了が指示
されることになる。
しないのでプリセットカウンタ７はカウントを開始す
る。なお、A/Dデータのハッチングを付けた部分はコン
パレータ５の出力信号がカウントイネーブルになってい
ることを表している。そして、カウント値がフルカウン
トに達するまで波形Ｓは窓Ｗを通過しなかったのでプリ
セットカウンタ７はキャリーを出力してカウントを停止
する。このキャリーはシフトレジスタ９に入力され、５
クロックサイクル後にアンドゲート10に出力される。一
方、窓Ｗの終了端部から５クロックサイクル経過後の波
形Ｓのの立ち上がり部分はトリガレベルTLを横切って
いる。これにより、トリガは有効になってメモリ制御回
路４に対してメモリ11へのデータ格納作業の終了が指示
されることになる。
これに対し、波形Ｓのの立ち上がり部分も窓Ｗの開
始端部を通過しないのでプリセットカウンタ７はカウン
トを開始するが、カウント値がフルカウントに達するま
でに波形Ｓが窓Ｗを通過してしまい、プリセットカウン
タ７にはレジスタ８からプリセット値がロードされる。
従って、波形Ｓのの立ち上がり部分もトリガレベルTL
を横切っているもののトリガが有効になることはなく、
メモリ制御回路４に対してメモリ11へのデータ格納作業
の終了が指示されることはない。
始端部を通過しないのでプリセットカウンタ７はカウン
トを開始するが、カウント値がフルカウントに達するま
でに波形Ｓが窓Ｗを通過してしまい、プリセットカウン
タ７にはレジスタ８からプリセット値がロードされる。
従って、波形Ｓのの立ち上がり部分もトリガレベルTL
を横切っているもののトリガが有効になることはなく、
メモリ制御回路４に対してメモリ11へのデータ格納作業
の終了が指示されることはない。
なお、上記実施例では窓Ｗが１個の例を説明したが、
必要に応じて複数個を設けることは可能であり、さらに
複雑なトリガ制御が行える。
必要に応じて複数個を設けることは可能であり、さらに
複雑なトリガ制御が行える。
＜発明の効果＞ 以上説明したように、本発明によれば、レベルゲート
に時間幅を持たせることによりトリガ機能を強化したト
リガ発生装置が実現できる。
に時間幅を持たせることによりトリガ機能を強化したト
リガ発生装置が実現できる。
第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図は第１図の動作説明図、第４図は従来のトリ
ガ機能の説明図、第５図はTV信号に対するトリガ動作の
説明図である。 １……測定信号入力端子、２……A/D変換器、３……レ
ベルトリガ回路、４……メモリ制御回路、５……コンパ
レータ、6,8……レジスタ、７……プリセットカウン
タ、９……シフトレジスタ、10……アンドゲート、11…
…メモリ。
よび第３図は第１図の動作説明図、第４図は従来のトリ
ガ機能の説明図、第５図はTV信号に対するトリガ動作の
説明図である。 １……測定信号入力端子、２……A/D変換器、３……レ
ベルトリガ回路、４……メモリ制御回路、５……コンパ
レータ、6,8……レジスタ、７……プリセットカウン
タ、９……シフトレジスタ、10……アンドゲート、11…
…メモリ。
Claims (1)
- 【請求項１】測定波形をデジタル信号に変換するA/D変
換器と、 このA/D変換器の出力データを格納するメモリと、 前記A/D変換器に入力される測定波形のレベルとエッジ
を判定するレベルトリガ回路と、 前記A/D変換器の出力データと予め設定された基準レベ
ルとを比較するコンパレータと、 このコンパレータの出力信号でプリセットされ、キャリ
ー信号でカウント動作が停止するプリセットカウンタ
と、 ステップ数が任意に設定でき、前記プリセットカウンタ
のキャリー信号が加えられるシフトレジスタと、 前記レベルトリガ回路の出力信号とシフトレジスタの出
力信号の論理積信号に基づいて前記メモリへのA/D変換
器の出力データの格納動作を制御するメモリ制御回路、 とで構成されたことを特徴とするトリガ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24912090A JP2946703B2 (ja) | 1990-09-19 | 1990-09-19 | トリガ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24912090A JP2946703B2 (ja) | 1990-09-19 | 1990-09-19 | トリガ発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04128659A JPH04128659A (ja) | 1992-04-30 |
| JP2946703B2 true JP2946703B2 (ja) | 1999-09-06 |
Family
ID=17188241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24912090A Expired - Lifetime JP2946703B2 (ja) | 1990-09-19 | 1990-09-19 | トリガ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946703B2 (ja) |
-
1990
- 1990-09-19 JP JP24912090A patent/JP2946703B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04128659A (ja) | 1992-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20100702 |