JPH0629301A - 半導体装置の試験方法 - Google Patents

半導体装置の試験方法

Info

Publication number
JPH0629301A
JPH0629301A JP4207077A JP20707792A JPH0629301A JP H0629301 A JPH0629301 A JP H0629301A JP 4207077 A JP4207077 A JP 4207077A JP 20707792 A JP20707792 A JP 20707792A JP H0629301 A JPH0629301 A JP H0629301A
Authority
JP
Japan
Prior art keywords
semiconductor device
test
power supply
voltage
supply voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4207077A
Other languages
English (en)
Inventor
Kenji Furukawa
謙二 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP4207077A priority Critical patent/JPH0629301A/ja
Publication of JPH0629301A publication Critical patent/JPH0629301A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 半導体装置の試験方法において、潜在的初期
故障の半導体素子(ペレット)を確実にチェックできる
ようにしつつ試験に要する時間の短縮を図る。 【構成】 半導体素子のファンクションテストに先立っ
て電源電圧として定格よりも高い値の電圧を印加して電
圧ストレスをかける。 【構成】 電圧ストレスにより潜在的初期故障の激しい
もののその故障を顕在化し、ファンクションテストです
ぐにスクリーニングすることができ、また、バーンイン
においてその時間を短かくしても潜在的初期故障を顕在
化することができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の試験方
法、特に初期故障の半導体素子を早い段階でスクリーン
アウトでき、バーイン時間の短縮を図ることができる新
規な半導体装置の試験方法に関する。
【0002】
【従来の技術】半導体ロジック及び半導体メモリの試験
は、従来、図2に示すような手順で行われている。ウェ
ハ工程が終ると先ず第1回目のペレットチェックを行
う。これはMOSトランジスタ等半導体素子のデバイス
の特性を測定するものである。次に、第2回目のペレッ
トチェックを行う。これは、半導体素子の回路として持
つべき機能について測定するものである。
【0003】従来において、この2回目のペレットチェ
ックは、具体的には、ジャンクションコンティニュティ
テスト(ウェハプルービング等がうまくいっているか確
認するためのテスト)、パラメトリックテスト(Idd
等の電流値あるいは電圧値を単に測定するテスト)、プ
レスタンバイ電流テスト(電源電圧を印加したときに過
電流が流れていないことを確認するテスト)及びファン
クションテスト(実際にロジックパターン、メモリパタ
ーンを動作させて出力されたデータが間違いないか否か
をチェックするテスト)からなる。
【0004】第2回目のペレットチェックが終ると組立
工程に入り、それが終ると第1回目のファイナルチェッ
クを行う。これは、電気的な特性を測定するものであ
る。次に、電源電圧を定格値よりも高くして電圧による
ストレスを与えた上で温度によるストレスを与える。こ
のストレスは潜在的初期故障を顕在化させてその半導体
素子を不良品として取り除くためにかける。このストレ
スを与える時間は、従来、例えば20時間程度である。
【0005】次に、第2回目のファイナルチェックを行
う。これは25℃程度の温度で電気的特性を測定するも
のである。次に、低い温度(例えば10℃、0℃)で電
気的特性を測定する第3回のファイナルチェックを行
い、最後に、例えば85℃という高い温度での電気的特
性を測定する第4回目のファイナルチェックを行い、こ
れ等の試験に合格したものが良品として出荷される。
【0006】
【発明が解決しようとする課題】ところで、従来におい
ては、潜在的初期故障の顕在化段階が遅いことと、半導
体装置の試験に要する時間、特にバーンイン時間が長く
かかることがコスト低減を阻む要因となっている。
【0007】本発明はこのような問題点を解決すべく為
されたものであり、半導体装置の試験方法において、潜
在的初期故障の半導体素子(ペレット)を確実にチェッ
クできるようにしつつ試験に要する時間の短縮を図るこ
とを目的とする。
【0008】
【課題を解決するための手段】請求項1の半導体装置の
試験方法は、半導体素子のファンクションテストに先立
って電源電圧として定格よりも高い値の電圧を印加して
電圧ストレスをかけることを特徴とする。請求項2の半
導体装置の試験方法は、請求項1の半導体装置の試験方
法において、プレスタンバイ電流テスト後に電圧ストレ
スをかけることを特徴とする。
【0009】
【作用】請求項1の半導体装置の試験方法によれば、フ
ァンクションテストに先立って電源電圧により電圧スト
レスをかけるので、潜在的初期故障の程度の比較的激し
いものは故障が直ちに顕在化し、次に行われるファンク
ションテストによって早い段階でチェックできる。特
に、ウェハ状態でのファンクションテストに先立って電
圧ストレスの印加を行う場合には、初期故障の半導体素
子を組立に供して組立工数、組立部品材料に無駄が生じ
るのを防止することができる。
【0010】また、潜在的初期故障の程度が比較的弱
く、電圧ストレスの段階では完全に初期故障が顕在化し
なかったものは、バーンインにおいて比較的に短時間で
初期故障が顕在化する。従って、バーンインを従来より
も短くしても初期故障を確実にチェックすることがで
き、延いては試験に要する時間を短縮しスループットの
向上を図ることができる。
【0011】請求項2の半導体装置の試験方法によれ
ば、プレスタンバイ電流テストの後に電圧ストレスをか
けるので、過電流不良が生じた半導体素子に対して電圧
ストレスをかけることを回避することができ、電源電圧
印加回路が、プレスタンバイ電流テスト過電流不良半導
体素子によって損傷を受ける虞れがない。
【0012】
【実施例】以下、本発明半導体装置の試験方法を図示実
施例に従って詳細に説明する。図1は本発明半導体装置
の試験方法の一つの実施例を示すフロー図である。本実
施例は、図2に示す従来の半導体装置の試験方法とは、
プレスタンバイ電流テストの終了後パラメトリックテス
ト開始前に定格よりも高い電源電圧により電圧ストレス
印加を行う点で異なっており、それが本半導体装置の試
験方法の特徴点となっているが、それ以外の点では共通
し、共通する点については既に説明済みなので詳細な説
明を省略し、特徴点についてのみ詳細に説明する。
【0013】本実施例は、2回目のペレットチェックに
おけるプレスタンバイ電流テストの終了後、パラメトリ
ックテストの開始前に電源電圧として定格よりも適宜高
い値の電圧を数秒ないし数分かける。この電源電圧とし
て印加する電圧は、ロジックかメモリかを問わず、回路
動作が確認されている最大電源電圧ないしはそれより稍
低い値である。定格電源電圧の値が5Vの場合には通常
7.0〜8.5Vをストレス用電源電圧として印加する
と良い。
【0014】次いで、ファンクションパターンを走らせ
てチップ内の各回路に充分にその電源電圧がかかるよう
にする。この各回路に電源電圧が充分にかかるようにす
るため走らせるファンクションパターンとしては通常の
ファンクションテストに使われるパターンをそのまま使
う。メモリのように種々のパターンがある場合には通常
の簡単なALTERNATE 1/0パターンを使用しても問題
はない。この電圧ストレスをかける時間は例えば1分間
程度である。
【0015】このような電圧ストレスによって潜在的初
期故障の半導体素子のうち故障の程度の比較的激しいも
のはその初期故障が直ちに顕在化する。従って、次のパ
ラメトリックテストあるいはファンクションテストで初
期故障が顕在化した半導体素子をスクリーニングするこ
とができる。依って、かかる半導体素子が組立工程に送
られて組み立てられることを阻むことができ、組立工数
の無駄、組立部品材料費の無駄をなくすことができる。
【0016】尚、潜在的初期故障の半導体素子のうち故
障の程度の比較的弱い半導体素子は、その初期故障が電
圧ストレスだけによっては顕在化しない。しかし、その
ようなものは組立工程後のバーンインにおいて初期故障
が早く顕在化する。従って、潜在的初期故障のスクリー
ニングのためのバーンインに要する時間を従来よりも短
縮することができる。即ち、従来においては、バーンイ
ンにおいて電圧ストレス及び温度ストレスをかけた状態
で20時間程度の時間をかけて初期故障の顕在化を図っ
ていたが、本半導体装置の試験方法によれば、僅か1分
間程度半導体ウェハでのペレットチェックのファンクシ
ョンテストの前の段階で電源電圧によるストレスをかけ
るだけでバーンインにおける初期故障の顕在化を数時間
も早くすることができる。
【0017】具体的には20時間のバーンイン時間を1
5時間にしても初期故障の確実な顕在化、スクリーニン
グが可能になった。従って、半導体装置の試験に要する
時間を著しく短縮することができ、コスト低減に大きく
寄与できる。
【0018】また、電源電圧による電圧ストレスの印加
をプレスタンバイ電流テスト、即ち、電源電圧を印加し
たときに過電流が流れていないことを確認するテストの
後に行うので、プレスタンバイ電流テスト過電流不良の
半導体素子を電圧ストレス印加前にスクリーニングする
ことができる。従って、プレスタンバイ電流テスト過電
流不良の半導体素子によって電圧ストレスを印加する電
圧回路が損傷を受けたり、電圧ストレス印加時に無駄に
大きな電流が流れることを回避できる。
【0019】尚、本実施例においては、電圧ストレスの
印加を、半導体ウェハ状態の時に行う第2のペレットチ
ェックの際に行うようにしているが、しかし、組立工程
終了後(例えば1回目のファイナルチェック前)に行う
ようにしても良いし、半導体ウェハ状態でのペレットチ
ェック時と組立終了後のファイナルチェック時あるいは
その前との両方において行っても良い。
【0020】
【発明の効果】請求項1の半導体装置の試験方法は、半
導体素子のファンクションテストに先立って電源電圧と
して定格よりも高い値の電圧を印加して電圧ストレスを
かけることを特徴とするものである。従って、請求項1
の半導体装置の試験方法によれば、ファンクションテス
トに先立って電源電圧により電圧ストレスをかけるの
で、潜在的初期故障の程度の比較的激しいものは故障が
直ちに顕在化し、次に行われるファンクションテストに
よって早い段階でチェックできる。特に、ウェハ状態で
のファンクションテストに先立って電圧ストレスの印加
を行う場合には、初期故障の半導体素子を組立に供して
組立工数、組立部品材料に無駄が生じるのを防止するこ
とができる。
【0021】また、潜在的初期故障の程度が比較的弱
く、電圧ストレスの段階では完全に初期故障が顕在化し
なかったものは、バーンインにおいて比較的に短時間で
初期故障が顕在化する。従って、バーンインを従来より
も時間を短くしても初期故障を確実にチェックすること
ができ、延いては試験に要する時間を短縮しスループッ
トの向上を図ることができる。
【0022】請求項2の半導体装置の試験方法は、プレ
スタンバイ電流テスト後に電圧ストレスをかけることを
特徴とするものである。従って、請求項2の半導体装置
の試験方法によれば、プレスタンバイ電流テストの後に
電圧ストレスをかけるので、過電流不良が生じた半導体
素子に対して電圧ストレスをかけることを回避すること
ができ、電源電圧印加回路が、プレスタンバイ電流テス
ト過電流不良半導体素子によって損傷を受ける虞れがな
い。
【図面の簡単な説明】
【図1】本発明半導体装置の試験方法の一つの実施例を
示すフロー図である。
【図2】半導体装置の試験方法の従来例を示すフロー図
である。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子のファンクションテストに先
    立って半導体素子の動作可能最大電源電圧ないしはそれ
    に近い値の電源電圧を所定時間印加することを特徴とす
    る半導体装置の試験方法
  2. 【請求項2】 半導体素子の動作可能最大電源電圧ない
    しはそれに近い値の電源電圧の印加を、電源電圧を印加
    したとき過電流が流れる異常の有無を検出するプレスタ
    ンバイ電流テストの後で行うことを特徴とする請求項1
    記載の半導体装置の試験方法
JP4207077A 1992-07-11 1992-07-11 半導体装置の試験方法 Pending JPH0629301A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4207077A JPH0629301A (ja) 1992-07-11 1992-07-11 半導体装置の試験方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4207077A JPH0629301A (ja) 1992-07-11 1992-07-11 半導体装置の試験方法

Publications (1)

Publication Number Publication Date
JPH0629301A true JPH0629301A (ja) 1994-02-04

Family

ID=16533823

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4207077A Pending JPH0629301A (ja) 1992-07-11 1992-07-11 半導体装置の試験方法

Country Status (1)

Country Link
JP (1) JPH0629301A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605921B2 (en) 2001-08-31 2003-08-12 Denso Corporation Electric power supply system for engine starters
US7106084B2 (en) 2003-09-04 2006-09-12 Oki Electric Industry Co., Ltd. Method of screening semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605921B2 (en) 2001-08-31 2003-08-12 Denso Corporation Electric power supply system for engine starters
US7106084B2 (en) 2003-09-04 2006-09-12 Oki Electric Industry Co., Ltd. Method of screening semiconductor device

Similar Documents

Publication Publication Date Title
JP2000156093A (ja) 温度に依存した半導体素子のテストおよび修復ロジックを有する回路装置
JP3804733B2 (ja) ストレス用電圧を用いてメモリをテストする機能を有する集積回路
US11448692B2 (en) Method and device for wafer-level testing
WO2007113968A1 (ja) 半導体集積回路の検査方法および情報記録媒体
JP2008002900A (ja) 半導体装置のスクリーニング方法と装置並びにプログラム
JP4789308B2 (ja) 半導体装置のテスト電源供給回路
JPH0629301A (ja) 半導体装置の試験方法
KR102590203B1 (ko) 웨이퍼 레벨 테스트를 위한 방법 및 디바이스
US20070152732A1 (en) Method and apparatus to detect electrical overstress of a device
US7902847B2 (en) Semiconductor device and test method thereof
JP2000206174A (ja) 半導体装置の検査方法
US6976198B1 (en) Self-repairing integrated circuit and method of operating the same
US20080186785A1 (en) Semiconductor memory device for preventing supply of excess specific stress item and test method thereof
JP2822999B2 (ja) 高温不良選別装置及び高温不良選別方法
US6426640B1 (en) Semiconductor module for burn-in test configuration
JP2907278B2 (ja) 半導体装置及びその試験方法
JPH1038965A (ja) 半導体装置の信頼性評価方法
Tsao et al. Applying dynamic voltage stressing to reduce early failure rate
US5990699A (en) Method for detecting opens through time variant current measurement
US20230366925A1 (en) Method and device for wafer-level testing
JP3783865B2 (ja) 半導体装置及びそのバーンインテスト方法、製造方法並びにバーンインテスト制御回路
US6850075B1 (en) SRAM self-timed write stress test mode
JP2000124280A (ja) ウエハバーンインに対応する半導体装置
JP3052497B2 (ja) Cmos集積回路の試験方法
Băjenescu Environmental Stress Screening and Burn-in