JPH03142781A - 読み出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスタティック型メモリーの読み出し回路に間し
、特に、バイポーラ型センスアンプを有する読み出し回
路に関する。

［従来の技術］ 従来、バイポーラトランジスタとＭＯＳトランジスタと
を併用したＢｉ−ＣＭＯ５回路を用いたスタティック型
のメモリーでは、特に読み出しの高速化のため第３図（
Ａ）に示した様なディジット線のセンス回路としてバイ
ポーラ型差動アンブｌ（ここでは第１セシスアンブと呼
ぶ）をもちいている。いくつかディジット線毎に第１セ
ンスアンプ１が配置されており、それらの第１センスア
ンプ１の出力は共通の一対のバス線４１．４２に接続さ
れ、そのバス線は第２のセンスアンプ２に接続されてい
る。ここで、複数の第１センスアンプ１の内のただ一つ
から選択され、バス線４１゜４２および第２センスアン
プ２を駆動するようになっている。すなわち、ディジッ
ト線の電位差が第１センスアンプｌのベース電極に印加
され、ベース電極に高い電圧が印加された方、のバイポ
ーラトランジスタがオンしてコレクタ電流を引き（ディ
ジット線間の電位差が小さくなると一方のトランジスタ
にも分流するようになる）、第２センスアンプ２を電流
駆動する。その際のバス線４１゜４２に流れる電流波形
およびＡ点における電圧波形を第３図（Ｂ）に示す。バ
ス線４１．４２の電位は第２センスアンプ２のベース基
準電位ＶＲからバイポーラトランジスタのエミッタ、ベ
ース順方向電圧−段分下がった電位にクランプされ、バ
ス線自体の電位は変動せず、バス線の寄生容量の影響を
受けにくいとされている。

尚、第１図（Ａ）において、１１〜２０はＮＰＮバイポ
ーラトランジスタ、２１〜２８は定電流源、３１〜３６
はバス線の寄生抵抗、３７．３８は抵抗を示している。

［発明が解決しようとする課題］ 上述した従来回路ではメモリー容量の増加によりチップ
面積が増大し、前記バス線４１．４２がより長くなると
、バス線４１．４２に寄生する抵抗の影響が無視できな
くなり、第２センスアンプ２から離れた第１センスアン
プ１が選択されている際に、バス線がセンスアンプの電
流と寄生抵抗による電位ドロップ分振幅するようになっ
てしまい（第３図（Ｂ）参照）、バス線の寄生容量の影
響が顕著となり、読み出しが遅くなるという欠点がある
。

［発明の従来技術に対する相違点コ 上述した従来の読み出し回路に対し、本発明はチップ面
積の大きな大容量メモリーでも、第１センスアンプと第
２センスアンプ間のバス線の寄生抵抗に起因する電位変
動によるｉ読み出しの遅れを抑えたという相違点を有す
る。

［課題を解決するための手段］ 本発明の読み出し回路は、バイポーラ型センスアンプを
有するスタティック型メモリーの読み出し回路において
、ディジット線電位を検出する第１のバイポーラ型セン
スアンプを有し、該第１のセンスアンプの出力対は出力
バッファ近傍に配置された第２のセンスアンプに接続さ
れた一対のバス線に接線され、更に該バス線間に少なく
とも一つのＰチャンネル型のＭＯＳトランジスタを挿入
し、該ＭＯＳトランジスタのゲートに、アドレス変化後
に読み出し信号が第１のセンスアンプに伝達される直前
に初朋値が最高電位でパルス値が最低電位の電圧パルス
が印加されることを特徴とする。また、本発明の読み出
し回路は、バイポーラ型センスアンプを有するスタティ
ック型メモリーの読み出し回路において、ディジット線
電位を検出する第１のバイポーラ型センスアンプを有し
、該第１のセンスアンプの出力対は出力バッファ近傍に
配置された第２のセンスアンプに接続された一対のバス
線に接続され、更に該バス線間に少なくとも一つのＰチ
ャンネル型のＭＯＳトランジスタを挿入し、該ＭＯ３ト
ランジスタのゲートに常に最低電位電圧が印加されてい
ることを特徴とする。

［実施例コ 第１図（Ａ）は特許請求の範囲第１項に記載した本発明
の一実施例を示す回路図であり、第１図（Ｂ）は第２セ
ンスアンプ２から離れたＡ点でのバス線４１，４２の電
流、電圧波形を示すものである。尚、前述した従来例と
同一部分には同一符号を付して重複する説明は省略する
。

第２センスアンプ２から離れたベース線４１゜４２間に
バス線のイコライズトランジスタとじてＰチャンネル型
のＭＯＳトランジスタ５１が挿入されており、そのゲー
トには第１図（Ｂ）に示したタイミングでτ百のパルス
を印加する。すなわち、トランジスタ５１のゲートにア
ドレス変化後に読み出し信号が第１センスアンプ１へ伝
達される直前に１．５ｎｓのパルス幅で初期値が最高電
位でパルス値が最低電位の電圧パルス７頁を印加する。

この結果、第２センスアンプ２から離れた第１センスア
ンプ１が選択されているとバス線４１．４２はその寄生
抵抗による電位ドロップで振れるが、データが入れ替わ
る直前にイコライズトランジスタ５１をオンさせること
で、バス線４１゜４２の電圧振幅を第１図（Ｂ）に示す
ように圧縮し、データの切り替えを速くすることができ
る。

尚、上記した電圧パル７２頁はｌｎｓ〜２ｎｓ程度のパ
ルス幅であれば上記と同様の効果が得られる。

第２、特許請求の範囲第２項記載の本発明の一実施例を
示す回路図である。前記の実施例と同様にバス線４１．
４２間にイコライズ用のＰチャンネルＭＯＳトランジス
タ５１が挿入されているが、そのゲート電圧を常に最低
電位としている。

従って、イコライズトランジスタ５１を介してバス線４
１．４２間に常に電流が流れ、バス線４１゜４２の電圧
振幅を圧縮することができる。尚、本実施例では第１セ
ンスアンプ１の電流がそのまま第２センスアンプ２に流
れないので、第２センスアンプ２の出力振幅を決める抵
抗３７．３８を適正振幅が得られるよう調整する必要が
ある。

［発明の効果］ 以上説明したように本発明の読み出し回路では、イコラ
イズトランジスタによりバス線の寄生抵抗による電圧振
幅を圧縮し、バス線の寄生容量の影響を低減してバス線
の切り替えを速くし、読み出しを高速化できる効果があ
る。

【図面の簡単な説明】

第１図（Ａ）は本発明の一実施例の回路図、第１図（Ｂ
）はその電圧および電流の波形図、第２図は本発明の他
の一実施例の回路図、第３図（Ａ）は従来例の回路図、
第３図（Ｂ）は従来例の電圧および電流の波形図である
。 １１〜２０・　・　◆　◆ ２１〜２．８・ ３１〜３６　・ ３７．３８・ ４１、　４２・ ５１　◆　◆　・　・ ・・・・ＮＰＮバイポーラ トランジスタ、 ・・・定電流源、 ・・・バス線寄生抵抗、 ・・・抵抗、 ・・・バス線、 ・・・ＰチャンネルＭＯＳ トランジスタ。

Claims (2)

【特許請求の範囲】
1. （１）バイポーラ型センスアンプを有するスタティック
   型メモリーの読み出し回路において、ディジット線電位
   を検出する第１のバイポーラ型センスアンプを有し、該
   第１のセンスアンプの出力対は出力バッファ近傍に配置
   された第２のセンスアンプに接続された一対のバス線に
   接線され、更に該バス線間に少なくとも一つのＰチャン
   ネル型のＭＯＳトランジスタを挿入し、該ＭＯＳトラン
   ジスタのゲートに、アドレス変化後に読み出し信号が第
   １のセンスアンプに伝達される直前に初期値が最高電位
   でパルス値が最低電位の電圧パルスが印加されることを
   特徴とする読み出し回路。
2. （２）バイポーラ型センスアンプを有するスタティック
   型メモリーの読み出し回路において、ディジット線電位
   を検出する第１のバイポーラ型センスアンプを有し、該
   第１のセンスアンプの出力対は出力バッファ近傍に配置
   された第２のセンスアンプに接続された一対のバス線に
   接続され、更に該バス線間に少なくとも一つのＰチャン
   ネル型のＭＯＳトランジスタを挿入し、該ＭＯＳトラン
   ジスタのゲートに常に最低電位電圧が印加されているこ
   とを特徴とする読み出し回路。