JPH0312772A - 自動的な故障の識別およびバイパス機能を備えたリアル・タイム制御式コンピュータ・ネットワーク・システム - Google Patents

自動的な故障の識別およびバイパス機能を備えたリアル・タイム制御式コンピュータ・ネットワーク・システム

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JPH0312772A
JPH0312772A JP2131458A JP13145890A JPH0312772A JP H0312772 A JPH0312772 A JP H0312772A JP 2131458 A JP2131458 A JP 2131458A JP 13145890 A JP13145890 A JP 13145890A JP H0312772 A JPH0312772 A JP H0312772A
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JP2131458A
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Gioacchino A Mutone
ジャッキーノ・エイ・ミュートン
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Bombardier Transportation Holdings USA Inc
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AEG Westinghouse Transportation Systems Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ この発明は、コンピュータ・ネットワーク内で故障のあ
る構成部品を識別するための手段が備えられており、リ
アル・タイムによる制御を実行するためのコンピュータ
・システムに関するものである。より詳細にいえば、こ
の発明は、故障の正確な識別を許容し、また、故障のあ
る構成部品のバイパスに適合するように、多くの冗長な
情報経路またはデータ経路が設けられた、このようなシ
ステムに関するものである。
コンピュータ・システムは、通常、多様な多くの作業、
処理または操作を実行するための、様々なＩ！１械装置
を制御するために用いられている。コンピュータ・シス
テムが所望の制御機能を適切に果たすためには、その制
御機能を果たすために必要なデータを提供するネットワ
ークに依存せねばならない。このネットワークを構成す
る大力のものは、様々な任意の入力、ステータス等を検
出するための多くのセンサ、および、検出された情報を
コンピュータ・システムに伝送するための、任意数のデ
ータ・バスまたはインタフェースである。
制御情報は、通常、所望の操作の適切な制御を維持する
ために、該検出された情報に応答して、該ネットワーク
を通して送り返される。センサ、ネットワーク、バス、
入力／出力および伝送装置による複雑なつながりのため
に、このような複雑なネットワークにおいては故障が生
じることが多い、そこで、このコンピュータ・システム
または情報ネットワークにおけるエラーや故障を考慮し
た設備を備えねばならない、故障の検出および評価をせ
ねばならないだけではなく、適切に備えられている残り
のネットワークおよびシステムを用いて、その意図され
た機能を該システムにより果たされることが許容される
ように、周辺でのエラーまたは機器の故障に対する設備
を用意せねばならない。
［発明の概要］ この発明の目的は、故障の検出および分析が可能であり
、このような故障の生起にも拘わらず、リアル・タイム
による制御をするようなコンピュータ・ネットワークを
提供することにある。
この発明の別の目的は、ネットワーク内での故障を検出
することが可能であり、このような故障の存在を２重に
チエツクし、周辺での故障が生じている部位に対して、
データまたは情報をネットワークを通して再伝送するよ
うにされた、データを搬送するネットワークとともに動
作される、コンピュータ制御システムを提供することに
ある。
これらの目的および更に別の目的は、この発明による、
次のような冗長型のコンピュータ・システムおよびデー
タ伝送ネットワークを設けることによって達成される。
即ち、冗長のデータ伝送経路に対する独立のインタフェ
ースをそれぞれに備えている２個の等しいメイン・コン
ピュータ、冗長のデータ経路に対する冗長のインタフェ
ースを備えており、また、データの検出およびクロス・
チエツクを冗長的に行うための冗長の入力／出力部を備
えている２個の等しいサテライト・コンピュータ、が含
まれているネットワークを設けることによって達成され
る。ここで、各サテライト・コンピュータの入力および
出力は、冗長の等しいサテライト・コンピュータの入力
および出力との比較がなされ、また、双方のメイン・コ
ンピュータにより、それぞれに冗長の入力および出力セ
ンサにおける各サテライト・コンピュータの入力／出力
データを独立に比較して、その対応性のチエツクがなさ
れる。
［実施例の説明］ 第１図には、リアル・タイムでの制御を実行するために
用いられる、この発明の冗長的なデータ・ネットワーク
が例示されている。ＡおよびＢで示された２個の並列な
経路が、メイン・コンピュータ１０および１２をセンサ
２４およびアクチュエータ２６と連結させるために設け
られている。メイン・コンピュータ１０は、データ経路
Ａをその１次経路として用いており、また、データ経路
Ｂをその２次経路または代替経路として用いている６メ
イン・コンピュータ１２は、データ経路Ｂをその１次経
路として用いており、また、データ経路Ａをその２次経
路として用いている。２個の等しいメイ・ン・コンピュ
ータ１０および１２は、それぞれに、独立のインタフェ
ース１０１．１０２および１２１．１２２を備えている
。Ａで示されているコンピュータ１０の１次インタフェ
ース１０１は、チャンネルＡで示されている第１のデー
タ・ハイウェイ２０に接続されている。Ｂで示されてい
るコンピュータ１２の１次インタフェース１２１は、チ
ャンネルＢで示されている第２のデータ・ハイウェイ２
２に接続されている。メイン・コンピュータ１０．１２
のそれぞれに備えられている２次インタフェース１０２
．１２２は、それぞれに、チャンネルＡまたはチャンネ
ルＢに接続されている。
サテライト・コンピュータ１４および１６も設けられて
いる。これらのサテライト・コンピュータの各々には、
Ａデータ・ハイウェイ２０およびＢデータ・ハイウェイ
２２に対してそれぞれに付属された、Ａ＝Ｂインタフェ
ース１４１．１４２およびＡ、Ｂインタフェース１６１
．１６２が備えられている。各サテライト・コンピュー
タは、２個の等しい入力／出力ラック１７．１８のそれ
ぞれに接続されている。第１のサテライト・コンピュー
タ１４には、それぞれにＡ、Ｂで示されたラック・イン
タフェース１４３．１４４が備えられている。第２のサ
テライト・コンピュータ１４には、それぞれにＡ、Ｂで
示されたラック・インタフェース１６３．１６４が備え
られている。
これらのインタフェースは５図示されているように、第
１および第２の入力／出力（Ｉｌｏ）ラック１７．１８
と相互接続されており、ここで、ＡインタフェースはＩ
１０ラック１７に接続されており、また、Ｂインタフェ
ースはＩ１０ラック１８に接続されている。
ここに示された実施例においては、２個のメイン・コン
ピュータおよび２個のサテライト・コンピュータが例示
されている。この発明が用いられたコンピュータ・ネッ
トワークにおいては、２個のメイン・コンピュータが典
型的なものとして例示されているけれども、多くのサテ
ライト・コンピュータの対を備えることができる。各対
はセンサからのデータを収集し、それらのＩ１０ラック
を通してそれらの対に伝送する。各サテライト・コンピ
ュータの対はアクチュエータを通してシステムの一部を
制御する。各対の配置は、データ・ハイウェイのネット
ワークの程度に依存して、メイン・コンピュータから数
ｒｔまたは数百ｒｔの範囲でなされる。第１図に示され
ているように、センサ２４およびアクチュエータ２６は
Ｉｌｏうツク１７および１８に接続されている。センサ
２４は、ネットワークにおけるその他のセンサ（図示さ
れない）とともに、モニタされ、制御されているプロセ
ス部または装置からのデータ情報を収集し、Ｉ１０ラッ
ク１７および１８に対して情報の伝送をする。アクチュ
エータは、Ｉ１０ラック１７および１８からのコマンド
を受は入れて、制御されている装置またはシステムに対
する操作を行う。
センサ２４に設けられているものは、Ｉ１０ラック１７
および１８に対して、収集された情報を供給するための
冗長のトランスジューサ２４１．２４２である。各トラ
ンスジューサは、Ｉ１０ラックの双方に対して情報の供
給をする。Ｉ１０ラック１７．１８には、それぞれに、
入力１７３．１８３が設けられているが、これらはそれ
ぞれにセンサからの情報を受は入れるためのものである
。
アクチュエータ２６に設けられている冗長のトランスジ
ューサ２６１．２６２は、それぞれに、Ｉ／Ｏラック１
７．１８の出力レジスタ１７４または１８４からのコマ
ンドを受は入れるためのものである。この態様において
、アクチュエータ２６は冗長のコマンドを受は入れるけ
れども、該アクチュエータ２６の冗長のトランスジュー
サ２６１．２６２のそれぞれに対しては、１個のコマン
ドが供給されるだけである。トランスジューサ２６１．
２６２のそれぞれによって受は入れられたコマンドが合
致しているときにのみ、アクチュエータ２６は情報に対
して操作を行う、Ｉ１０ラック１７．１８からのコマン
ド出力のループ・バックは、それぞれに、トランスジュ
ーサ２６１または２６２から、ライン１７５または１８
５上における同じＩ１０ラックの入力１７３および１８
３に対してなされて、その他の入力信号と同様にモニタ
できるようにされる。また、各工／○ラックにはチエツ
ク・ビットの発生手段も設けられており、ライン１７６
または１８６に沿って同じＩ１０ラックの入力にフィー
ド・バックされる。より詳細に後述されるように、この
チエツク・ビットは、信号の不連続性が生じたときのエ
ラー・チエツクを評価するために用いられる。
その正常の動作において、冗長的なシステムの双方の側
は、それぞれの側がらセンサの入力を読み取り、所要の
論理的な計算を行い、そして、コマンドの開始をするこ
とにより、それぞれに等しい制御機能を実行する。この
態様において、第１のＡメイン・コンピュータ１０は、
第１のＡサテライト・コンピュータ１４および第１のＡ
・工１０ラック１７とともに作業をして、センサ２４が
らのデータを受は入れ、アクチュエータ２６の制御をす
る。これと同時に、第２のＢメイン・コンピュータ１２
、第２のＢサテライト・コンピュータ１６および第２の
Ｂ−Ｉ１０ラック１８は、平行的に、センサ２４からの
データを受は入れ、アクチュエータ２６の制御をする。
メイン・コンピュータの各々は、センサおよびアクチュ
エータに至る全経路において、インタフェースおよびチ
ャンネルＡ、Ｂを用いて、それぞれの制御機能を実行す
る。
この発明で教示される方法によれば、第１図に例示され
た構成が用いられて、ネットワークまたはシステム内の
故障がある構成部品の自動的な識別により、故障に対す
る冗長的な実行がなされる。
また、このネットワークによれば、信顆度のある平行の
制御チャンネルを用いることにより、故障のある構成部
品の自動的なバイパスがなされる。
メイン・コンピュータ１０．１２にはクロス接続された
リンク１０３．１０４が設けられており、双方のメイン
・コンピュータによって受は入れられる入力データを連
続的にモニタして、このデータの合致をチエツクするよ
うにされる。上述されたように、アクチュエータ２６の
信号ライン１７５．１８５のループ・バックが備えられ
ていることから、メイン・コンピュータ１０．１２間で
のモニタをすることにより、双方のチャンネルのセンサ
およびアクチュエータに対する入力および出故障がある
ものについて冗長性のある実行をするために必須の要素
は、メイン・コンピュータ１０．１２の各々において、
次の機能を提供するソフトウェアを用意することである
。入力データのいずれかにおいて矛盾が検出されたとき
には、メイン・コンピュータ１０．１２の双方がこの矛
盾についての注意を発する（双方のメイン・コンピュー
タが適正に機能しているとして）、メイン・コンピュー
タ１０が適正に動作しているとすれば、後述されるよう
な、初期的な修正・診断動作の開始を行い、第２のメイ
ン・コンピュータ１２に対してこれに続く告知を行う。
メイン・コンピュータ１２は、このような告知を受は入
れるまで、ある固定的な時間にわたり待機する。当該時
間内に告知が受は入れられなかったときに、メイン・コ
ンピュータ１２で推定されることは、メイン・コンピュ
ータ１０は適正に機能しておらず、従って、第２のメイ
ン・コンピュータ１２が後述されるような修正動作を開
始するということである。
次の検討においては、第１のメイン・コンピュータ１０
によってなされる診断・修正動作である。
上述されたように、第２のメイン・コンピュータ１２が
用いられるときに理解されることは、Ａチャンネルの構
成部品が参照されるところでは、Ｂチャンネルの対応す
る構成部品が用いられるということである。クロス接続
リンクからの入力データまたは出力データにおける矛盾
が検出されると、メイン・コンピュータ１０（代替的に
は第２のメイン・コンピュータ１２）は、Ｂチャンネル
２２に対する自己の代替的なインタフェース１０２を用
いて、正常時には第２のメイン・コンピュータ１２に結
ばれるデータ・ハイウェイＢにおいて、冗長的なデータ
入力を直接的に読み取るようにされる。このクロス・チ
エツクの結果として、チャンネルＢにセットされたデー
タがチャンネルＡにセットされたデータと合致したとき
には、第２のメイン・コンピュータ１２、または、デー
タ・ハイウェイ２２に対するそのリンゲージとしてのチ
ャンネルＢは、そのリンク機構またはインタフェース１
２２のいずれかに欠陥があるものと推測される。他のク
ロス接続リンク１０４、Ｂに対する通信は、１次クロス
接続チャンネル１０３、Ａに故障があるかどうかを決定
するために用いられる。
いずれの状況においても続行可能な動作は、双方のチャ
ンネルがメイン・コンピュータ１０または１２の一方に
よって読み取られている間に、他方のメイン・コンピュ
ータまたは欠陥のあるクロス接続リンクがサービスを受
けることである。
メイン・コンピュータ１０が双方のチャンネルＡ、Ｂか
らのデータを読み取っているときに、クロス接続チャン
ネルからのデータにより矛盾がまだ存在すると指示され
たときには、第１のメイン・コンピユータ１０自体、ま
たは、システム・ネットワーク内の他の部分に問題があ
ることになる。
この問題が存在する箇所を決定するために、第１のメイ
ン・コンピュータ１０は、第２のメイン・コンピュータ
１２に対して、Ａチャンネルにおける入力データの冗長
的なセットを読み取るべきことが要求される。第２のメ
イン・コンピュータ１２は、第２のインタフェース１２
１を通してこのデータの読み収りを行い、インタフェー
ス１２２上でチャンネルＢから読み取られたデータとの
比較をする。これらのデータのセットが合致したときに
は、システムの欠陥は第１のメイン・コンピュータ１０
にあることになる。従って、第１のメイン・コンピュー
タ１０がサービスを受けている間に、第２のメイン・コ
ンピュータ１２は、チャンネルＡ、Ｂの双方を用いて、
正常な動作を続行するように使用される。
これに対して、第２のメイン・コンピュータ１２の評価
により、データのセットによる矛盾の指示が続行される
ときには、後述されるように、トラブルを生じる制御が
第１のメイン・コンピュータ１０によって再開される。
先に概説された手順によっては、矛盾の原因が発見され
なかったときには、メイン・コンピュータ１０は同様な
トラブルを生じる手順を開始して、問題の箇所を決定す
るために、２重冗長性の構成のものを再び使用する。た
だし、このエラー・チエツクのシーケンスにおいては、
システムの次のレベルでの評価がなされる。即ち、サテ
ライト・コンピュータのレベルにおける評価がなされる
。
これを達成させるために、メイン・コンピュータ１０お
よび１２の双方は、入力データの収集を行うために、第
１のサテライト・コンピュータ１４または第２のサテラ
イト・コンピュータ１６のいずれかと同一のサテライト
・コンピュータを使用する。メイン・コンピュータ１０
．１２の各々によってこのようにして受は入れられたデ
ータの比較がなされる。これに次いで、他方のサテライ
ト・コンピュータが使用される。この態様において、サ
テライト・コンピュータ１４．１６の各々の修正動作が
決定される。上述されたように、この手順によっていず
れのサテライト・コンピュータに欠陥があるかの決定が
なされ、この欠陥のあるものがサービスを受けている間
に、他方のサテライト・コンピュータを用いることによ
り動作を続行することができる。
同様なＲ様において、Ｉ１０ラック１７および１８に完
全性についての評価ができるようにされて、ラック間で
の切り換えをしてデータの比較をするようにされる。ネ
ットワークの機能が維持されながら、故障のあるＩ１０
ラックの識別がなされ、また、該当のラックに対するサ
ービスが実行される。
先に概説された手順を用いることを通して、また、この
この手順をネットワークの各レベルに適用することによ
り、ネットワークを構成する部品についての組織的な評
価をすることが可能である。
即ち、メイン・コンピュータ、データ・ハイウェイに対
するインタフェース、サテライト・コンピュータ、Ｉ１
０ラックに対するインタフェース、Ｉ１０ラック、セン
サまたはアクチュエータを含む、ネットワークを構成す
る部品のいずれにおいても、データについての故障の原
因があると決定されるまで、ネットワーク全体を通して
の組織的な評価をすることが可能である。
出力を同じラックの入力に接続させる各Ｉ／Ｏラックに
与えられるチエツク・ビットの特徴は、不満足から満足
へと変化する入力データの比較の任意の時点において用
いられる。冗長性チエツク・ビットは、入力データにつ
いて新しく得られた合致が、通常の故障を反映するもの
ではなく、満足すべきデータを反映するものであること
を確実にするために用いられる。
例えば、上述されたエラー・チエツクのシーケンス動作
の間に、メイン・コンピュータ１０および１２の双方が
、第１のサテライト・コンピュータ１４を通して、それ
らのデータを得るために切り換えられる状況にあるとき
には、データの検証が要求される。サテライト・コンピ
ュータ１４を通過した各チャンネルからのデータが合致
したときには、チャンネルＡ、Ｂの双方に影響をおよぼ
すような、サテライト・コンピュータ１４における通常
のモードの故障の結果とすることができる。
この場合において、各Ｉ１０ラック上のチエツク・ビッ
トは、ランダムに発生されるシーケンスに従ってトグル
（ｔｏｇｇｌｅ）される、それぞれの入力チャンネルに
おける同じシーケンスの受は入れることは、合致が通常
のモードの故障によるものではないことを識別すること
である。
ここで理解されるべきことは、この発明についての先の
説明は種々の修正、変更および適合に従うことが可能で
あり、また、その特許請求の範囲の欄におけるものと等
価の意味および範囲内に含まれるべく意図されるもので
ある。
【図面の簡単な説明】
第１図は、この発明の２台のコンピュータによる実施例
についての、全体的な動作的構成を示す概略的なブロッ
ク図である。 １０：第１メイン・コンピュータＡ、 １２：第２メイン・コンピュータＢ、 １４：第１サテライト・コンピュータＡ、１６：第２サ
テライト・コンピュータＢ、１７：Ｉ１０ラックＡ、 １８：Ｉ１０ラックＢ、 ２０：データ・ハイウェイ（チャンネルＡ）、２２：デ
ータ・ハイウェイ（チャンネルＢ）、２４：センサ、 ２６：アクチュエータ。

Claims (12)

    【特許請求の範囲】
  1. （１）第１および第２のメイン・コンピュータであつて
    、それぞれに１次データ・インタフェースおよび２次デ
    ータ・インタフェースを備えており、各インタフェース
    はシステム信号の送信および受信をするためのもの； 前記方式信号を搬送するための第１のデータ・ハイウェ
    イであって、前記第１のメイン・コンピュータの前記１
    次インタフェースおよび前記第２のメイン・コンピュー
    タの前記２次インタフェースに接続されているもの； 前記システム信号を搬送するための第２のデータ・ハイ
    ウェイであって、前記第２のメイン・コンピュータの前
    記１次インタフェースおよび前記第１のメイン・コンピ
    ュータの前記２次インタフェースに接続されているもの
    ； 前記システム信号を中継するための第１および第２のサ
    テライト・コンピュータであって、それぞれに前記第１
    および第２のデータ・ハイウェイに接続されているもの
    ； 第１および第２のＩ／Ｏラックであって、 それぞれに前記第１および第２のサテライト・コンピュ
    ータに接続されているもの； 選択されたシステム信号を発生させるためのセンサ対で
    あって、前記Ｉ／Ｏラックのそれぞれに接続されている
    もの；および、 選択されたシステム信号に応答するためのアクチュエー
    タ対であつて、前記Ｉ／Ｏラックのそれぞれに接続され
    ているもの； が含まれているコンピュータ・システム。
  2. （２）前記第１のメイン・コンピュータによって受信さ
    れた前記システム信号を、前記第２のメイン・コンピュ
    ータによって受信された前記システム信号と比較して、
    前記信号間の矛盾を検出するための手段が更に含まれて
    いる； 請求項１のコンピュータ・システム。
  3. （３）前記第１のメイン・コンピュータには、前記第１
    のメイン・コンピュータの前記１次インタフェースまた
    は前記２次インタフェースのいずれかを選択的にモニタ
    するための手段が更に含まれており； 前記第２のメイン・コンピュータには、 前記第２のメイン・コンピュータの前記１次インタフェ
    ースまたは前記２次インタフェースのいずれかを選択的
    にモニタするための手段が更に含まれている； 請求項１のコンピュータ・システム。
  4. （４）　前記第１のメイン・コンピュータによつて受信
    された前記システム信号を、前記第２のメイン・コンピ
    ュータによって受信された前記システム信号と比較して
    、前記信号間の矛盾を検出するための手段が更に含まれ
    ており；ここに、前記選択手段は検出された矛盾に応答
    するための比較手段に接続されていて、前記第１および
    第２のメイン・コンピュータを共通のデータ・ハイウェ
    イについて同時的にモニタをする形態にされている； 請求項３のコンピュータ・システム。
  5. （５）前記システム信号を前記第１および第２のデータ
    ・ハイウェイに中継するために前記第１のサテライト・
    コンピュータを選択的に可能化させるとともに、前記第
    ２のサテライト・コンピュータを前記システム信号を中
    継することから不可能化させるための手段；が更に含ま
    れている請求項１のコンピュータ・システム。
  6. （６）前記システム信号を前記第１および第２のデータ
    ・ハイウェイに中継するために前記第２のサテライト・
    コンピュータを選択的に可能化させるとともに、前記第
    １のサテライト・コンピュータを前記システム信号を中
    継することから不可能化させるための手段；が更に含ま
    れている請求項１のコンピュータ・システム。
  7. （７）前記センサ対と前記第１および第２のサテライト
    ・コンピュータとの間で前記第１のＩ／Ｏラックを介し
    て信号経路を確立するとともに、前記センサ対と前記第
    １および第２のサテライト・コンピュータとの間で前記
    第２のＩ／Ｏラックを介して信号経路をブロックするた
    めの手段；が更に含まれている請求項１のコンピュータ
    ・システム。
  8. （８）前記センサ対と前記第１および第２のサテライト
    ・コンピュータとの間で前記第２のＩ／Ｏラックを介し
    て信号経路を確立するとともに、前記センサ対と前記第
    １および第２のサテライト・コンピュータとの間で前記
    第１のＩ／Ｏラックを介して信号経路をブロックするた
    めの手段；が更に含まれている請求項１のコンピュータ
    ・システム。
  9. （９）請求項２によるコンピュータ・システムの診断方
    法であって： 前記第１のメイン・コンピュータによつて受信された前
    記システム信号と、前記第２のメイン・コンピュータに
    よって受信された前記システム信号との間の矛盾を検出
    すること；前記第１のメイン・コンピュータの前記１次
    データ・インタフェースおよび前記２次データ・インタ
    フェースをモニタし、矛盾の存否のいかんのために受信
    されたシステム信号の比較をすること； 前記第１のＩ／Ｏラックと前記第１および第２のデータ
    ・ハイウェイとの間で前記システム信号を中継するため
    に前記第１のサテライト・コンピュータを用いること； 前記センサ対と前記第１および第２のサテライト・コン
    ピューターとの間でデータ経路を確立するために前記第
    １のＩ／Ｏラックを用いること； の諸ステップが含まれてなる前記の方法。
  10. （１０）センサおよびアクチュエータのモニタおよび制
    御をするための方法であつて： 第１および第２のメイン・コンピュータを用意すること
    ； 前記メイン・コンピュータと前記センサおよびアクチュ
    エータとの間で、複数個の個別セグメントに対して分割
    された第１の信号経路を用意すること； 前記第１の信号経路に対して、冗長で平行な第２の信号
    経路であって、対応の平行なセグメントを備えたものを
    用意すること； 前記第１のメイン・コンピュータにより、 前記第１の信号経路を通して、前記センサおよびアクチ
    ュエータの選択的なモニタおよび制御をすること； 前記第２のメイン・コンピュータにより、 前記第２の信号経路を通して、前記センサおよびアクチ
    ュエータの選択的なモニタおよび制御をすること； 前記第１のコンピュータによる前記モニタと前記第２の
    コンピュータによる前記モニタとの比較を行い、前記の
    比較における前記モニタの間の矛盾の検出に応答して矛
    盾を指示する信号を発生させること； の諸ステップが含まれてなる前記の方法。
  11. （１１）前記第１のコンピュータにより選択的なモニタ
    をする前記ステップには： 前記第１の信号経路における前記セグメントの少なくと
    も１個を選択的にバイパスさせ、前記第２の信号経路に
    おける対応の平行なセグメントがこれに代替されること
    ； なるステップが含まれている、請求項１０の方法。
  12. （１２）前記選択的なバイパスは矛盾を指示する信号の
    発生に応答して生起する、請求項１１の方法。
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